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參數(shù)資料
| 型號： | EP1K100FC484-2N |
| 廠商： | Altera |
| 文件頁數(shù)： | 68/86頁 |
| 文件大小： | 0K |
| 描述： | IC ACEX 1K FPGA 100K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 60 |
| 系列： | ACEX-1K® |
| LAB/CLB數(shù)： | 624 |
| 邏輯元件/單元數(shù)： | 4992 |
| RAM 位總計： | 49152 |
| 輸入/輸出數(shù)： | 333 |
| 門數(shù)： | 257000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 其它名稱： | 544-1822 EP1K100FC484-2N-ND |
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70
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
(2)
These parameters are specified by characterization.
(3)
This parameter is measured without the use of the ClockLock or ClockBoost circuits.
(4)
This parameter is measured with the use of the ClockLock or ClockBoost circuits.
Table 43. EP1K30 External Bidirectional Timing Parameters
Symbol
Speed Grade
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
tINSUBIDIR (3)
2.8
3.9
5.2
ns
tINHBIDIR (3)
0.0
ns
tINSUBIDIR (4)
3.8
4.9
–
ns
tINHBIDIR (4)
0.0
–
ns
tOUTCOBIDIR (3)
2.0
4.9
2.0
5.9
2.0
7.6
ns
tXZBIDIR (3)
6.1
7.5
9.7
ns
tZXBIDIR (3)
6.1
7.5
9.7
ns
tOUTCOBIDIR (4)
0.5
3.9
0.5
4.9
–
ns
tXZBIDIR (4)
5.1
6.5
–
ns
tZXBIDIR (4)
5.1
6.5
–
ns
Table 44. EP1K50 Device LE Timing Microparameters (Part 1 of 2)
Symbol
Speed Grade
Unit
-1
-2
-3
Min
Max
Min
Max
Min
Max
tLUT
0.6
0.8
1.1
ns
tCLUT
0.5
0.6
0.8
ns
tRLUT
0.6
0.7
0.9
ns
tPACKED
0.2
0.3
0.4
ns
tEN
0.6
0.7
0.9
ns
tCICO
0.1
ns
tCGEN
0.4
0.5
0.6
ns
tCGENR
0.1
ns
tCASC
0.5
0.8
1.0
ns
tC
0.5
0.6
0.8
ns
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