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參數資料
| 型號： | EPM3032ALC44-4N |
| 廠商： | Altera |
| 文件頁數： | 44/46頁 |
| 文件大小： | 0K |
| 描述： | IC MAX 3000A CPLD 32 44-PLCC |
| 標準包裝： | 390 |
| 系列： | MAX® 3000A |
| 可編程類型： | 系統內可編程 |
| 最大延遲時間 tpd(1)： | 4.5ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數目： | 2 |
| 宏單元數： | 32 |
| 門數： | 600 |
| 輸入/輸出數： | 34 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應商設備封裝： | 44-PLCC（16.58x16.58） |
| 包裝： | 管件 |
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Altera Corporation
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MAX 3000A Programmable Logic Device Family Data Sheet
For registered functions, each macrocell flipflop can be individually
programmed to implement D, T, JK, or SR operation with programmable
clock control. The flipflop can be bypassed for combinatorial operation.
During design entry, the designer specifies the desired flipflop type; the
Altera development system software then selects the most efficient
flipflop operation for each registered function to optimize resource
utilization.
Each programmable register can be clocked in three different modes:
■
Global clock signal mode, which achieves the fastest clock–to–output
performance.
■
Global clock signal enabled by an active–high clock enable. A clock
enable is generated by a product term. This mode provides an enable
on each flipflop while still achieving the fast clock–to–output
performance of the global clock.
■
Array clock implemented with a product term. In this mode, the
flipflop can be clocked by signals from buried macrocells or I/O pins.
Two global clock signals are available in MAX 3000A devices. As shown
in Figure 1, these global clock signals can be the true or the complement of
either of the two global clock pins, GCLK1 or GCLK2.
Each register also supports asynchronous preset and clear functions. As
shown in Figure 2, the product–term select matrix allocates product terms
to control these operations. Although the product–term–driven preset
and clear from the register are active high, active–low control can be
obtained by inverting the signal within the logic array. In addition, each
register clear function can be individually driven by the active–low
dedicated global clear pin (GCLRn).
All registers are cleared upon power-up. By default, all registered outputs
drive low when the device is powered up. You can set the registered
outputs to drive high upon power-up through the Quartus II software.
Quartus II software uses the NOT Gate Push-Back method, which uses an
additional macrocell to set the output high. To set this in the Quartus II
software, go to the Assignment Editor and set the Power-Up Level
assignment for the register to High.
相關PDF資料 |
PDF描述 |
|---|---|
| VE-BWP-CY-F3 | CONVERTER MOD DC/DC 13.8V 50W |
| NCP1200D60R2G | IC CTRLR PWM CM 8SOIC |
| EPM3032ALC44-4 | IC MAX 3000A CPLD 32 44-PLCC |
| VE-BWP-CY-F2 | CONVERTER MOD DC/DC 13.8V 50W |
| GEM18DTMN-S189 | CONN EDGECARD 36POS R/A .156 SLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EPM3032ALC44-7 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 32 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM3032ALC44-7N | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 32 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM3032ALI44-10 | 功能描述:IC MAX 3000A CPLD 32 44-PLCC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - CPLD（復雜可編程邏輯器件） 系列:MAX® 3000A 標準包裝:24 系列:CoolRunner II 可編程類型:系統內可編程 最大延遲時間 tpd(1):7.1ns 電壓電源 - 內部:1.7 V ~ 1.9 V 邏輯元件/邏輯塊數目:24 宏單元數:384 門數:9000 輸入/輸出數:173 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:208-BFQFP 供應商設備封裝:208-PQFP（28x28） 包裝:托盤 |
| EPM3032ALI44-10N | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 3000A 32 Macro 34 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM3032ATC100-5N | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Higha??performance, lowa??cost CMOS EEPROMa??based programmable |
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