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參數資料
| 型號： | EPM7192EGI160-20 |
| 廠商： | Altera |
| 文件頁數： | 2/66頁 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 192 160-PGA |
| 標準包裝： | 21 |
| 系列： | MAX® 7000 |
| 可編程類型： | 系統內可編程 |
| 最大延遲時間 tpd(1)： | 20.0ns |
| 電壓電源 - 內部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數目： | 12 |
| 宏單元數： | 192 |
| 門數： | 3750 |
| 輸入/輸出數： | 124 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 160-BBGA |
| 供應商設備封裝： | 160-PBGA（39.6x39.6） |
| 包裝： | 托盤 |
| 產品目錄頁面： | 604 (CN2011-ZH PDF) |
| 其它名稱： | 544-2341 |
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10
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Figure 4 shows a MAX 7000E and MAX 7000S device macrocell.
Figure 4. MAX 7000E & MAX 7000S Device Macrocell
Combinatorial logic is implemented in the logic array, which provides
five product terms per macrocell. The product-term select matrix allocates
these product terms for use as either primary logic inputs (to the OR and
XOR
gates) to implement combinatorial functions, or as secondary inputs
to the macrocell’s register clear, preset, clock, and clock enable control
functions. Two kinds of expander product terms (“expanders”) are
available to supplement macrocell logic resources:
■
Shareable expanders, which are inverted product terms that are fed
back into the logic array
■
Parallel expanders, which are product terms borrowed from adjacent
macrocells
The Altera development system automatically optimizes product-term
allocation according to the logic requirements of the design.
For registered functions, each macrocell flipflop can be individually
programmed to implement D, T, JK, or SR operation with programmable
clock control. The flipflop can be bypassed for combinatorial operation.
During design entry, the designer specifies the desired flipflop type; the
Altera development software then selects the most efficient flipflop
operation for each registered function to optimize resource utilization.
Product-
Term
Select
Matrix
36 Signals
from PIA
16 Expander
Product Terms
Logic Array
Parallel Logic
Expanders
(from other
macrocells)
Shared Logic
Expanders
Clear
Select
Global
Clear
Global
Clocks
Clock/
Enable
Select
2
PRN
CLRN
D/T
Q
ENA
Register
Bypass
to I/O
Control
Block
to PIA
Programmable
Register
from
I/O pin
Fast Input
Select
VCC
相關PDF資料 |
PDF描述 |
|---|---|
| VI-2WL-CY-F1 | CONVERTER MOD DC/DC 28V 50W |
| EPM7512AEQC208-7N | IC MAX 7000 CPLD 512 208-PQFP |
| VI-2WJ-CY-F4 | CONVERTER MOD DC/DC 36V 50W |
| EPM7512AEQC208-7 | IC MAX 7000 CPLD 512 208-PQFP |
| TAJA156M004RNJ | CAP TANT 15UF 4V 20% 1206 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EPM7192EGI160-7 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| EPM7192EQC160-10 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| EPM7192EQC16012 | 制造商:ALTERA 功能描述:* 制造商:Altera Corporation 功能描述: |
| EPM7192EQC160-12 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7192EQC160-15 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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