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參數資料
| 型號： | ISPLSI 1016E-80LJN |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 12/13頁 |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 32I/O 80MHZ 44PLCC |
| 標準包裝： | 26 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統內可編程 |
| 最大延遲時間 tpd(1)： | 15.0ns |
| 電壓電源 - 內部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數目： | 16 |
| 門數： | 2000 |
| 輸入/輸出數： | 32 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應商設備封裝： | 44-PLCC（16.58x16.58） |
| 包裝： | 管件 |
| 其它名稱： | 220-1586-5 ISPLSI 1016E-80LJN-ND ISPLSI1016E-80LJN |
8
Specifications ispLSI 1016E
USE
ispLSI
1016EA
FOR
NEW
DESIGNS
ispLSI 1016E Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
Reg 4 PT Bypass
20 PT
XOR Delays
Control
PTs
Input
Register
Clock
Distribution
I/O Pin
(Input)
Y0
Y1,2
D
Q
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Reg Bypass
I/O Cell
ORP
GLB
GRP
I/O Cell
#23 - 27
#30
#35
#36-38
#55-58
#44-46
#54
#47
#48
Reset
Ded. In
GOE 0
#28
#22
RST
#59
#39
#40-43
#51, 52
0491-16
Comb 4 PT Bypass #34
#53
GRP
Loading
Delay
#29, 31, 32
#49, 50
Derivations of
tsu, th and tco from the Product Term Clock1
=
tsu
Logic + Reg su - Clock (min)
(
tiobp + tgrp4 + t20ptxor) + (tgsu) - (tiobp + tgrp4 + tptck(min))
(#22 + #30 + #37) + (#40) - (#22 + #30 + #46)
(0.3 + 1.9 + 4.4) + (0.2) - (0.3 + 1.9 + 3.2)
1.4 ns
=
th
Clock (max) + Reg h - Logic
(
tiobp + tgrp4 + tptck(max)) + (tgh) - (tiobp + tgrp4 + t20ptxor)
(#22 + #30 + #46) + (#41) - (#22 + #30 + #37)
(0.3 + 1.9 + 3.5) + (1.5) - (0.3 + 1.9 + 4.4)
0.6 ns
=
tco
Clock (max) + Reg co + Output
(
tiobp + tgrp4 + tptck(max)) + (tgco) + (torp + tob)
(#22 + #30 + #46) + (#42) + (#47 + #49)
(0.3 + 1.9 + 3.5) + (1.8) + (1.0 + 1.4)
9.9 ns
Table 2-0042-16
Derivations of
tsu, th and tco from the Clock GLB1
=
tsu
Logic + Reg su - Clock (min)
(
tiobp + tgrp4 + t20ptxor) + (tgsu) - (tgy0(min) + tgco + tgcp(min))
(#22 + #30 + #37) + (#40) - (#54 + #42 + #56)
(0.3 + 1.9 + 4.4) + (0.2) - (1.3 + 1.8 + 0.8)
2.9 ns
=
th
Clock (max) + Reg h - Logic
(
tgy0(max) + tgco + tgcp(max)) + (tgh) - (tiobp + tgrp4 + t20ptxor)
(#54 + #42 + #56) + (#41) - (#22 + #30 + #37)
(1.3 + 1.8 + 1.8) + (1.5) - (0.3 + 1.9 + 4.4)
-0.2 ns
=
tco
Clock (max) + Reg co + Output
(
tgy0(max) + tgco + tgcp(max)) + (tgco) + (torp + tob)
(#54 + #42 + #56) + (#42) + (#47 + #49)
(1.3 + 1.8 + 1.8) + (1.8) + (1.0 + 1.4)
9.1 ns
1. Calculations are based upon timing specifications for the ispLSI 1016E-
125
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相關代理商/技術參數 |
參數描述 |
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| ISPLSI1016E80LJNI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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| ISPLSI1016E80LT44 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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