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參數(shù)資料
| 型號： | ISPLSI 1016E-80LJNI |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 9/13頁 |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 32I/O 80MHZ 44PLCC |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 16 |
| 門數(shù)： | 2000 |
| 輸入/輸出數(shù)： | 32 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 44-PLCC（16.58x16.58） |
| 包裝： | 管件 |
| 其它名稱： | 220-1587-5 ISPLSI 1016E-80LJNI-ND ISPLSI1016E-80LJNI |
5
Specifications ispLSI 1016E
USE
ispLSI
1016EA
FOR
NEW
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
-125
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use the GRP, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions Section.
Table 2-0030-16/125,100, 80
1
4
3
1
tsu2 + tco1
(
)
-100
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Prop. Delay, 4PT Bypass, ORP Bypass
–
7.5
–
10.0
ns
tpd2
A
2
Data Prop. Delay, Worst Case Path
–
ns
fmax
A
3
Clk. Frequency with Int. Feedback
125
–
100
–
MHz
fmax (Ext.)
–
4
Clk. Frequency with Ext. Feedback
–
MHz
fmax (Tog.)
–
5
Clk. Frequency, Max. Toggle
–
MHz
tsu1
–
6
GLB Reg. Setup Time before Clk., 4 PT Bypass
–
ns
tco1
A
7
GLB Reg. Clk. to Output Delay, ORP Bypass
–
ns
th1
–
8
GLB Reg. Hold Time after Clk., 4 PT Bypass
0.0
–
ns
tsu2
–
9
GLB Reg. Setup Time before Clk.
5.5
–
ns
tco2
–
10 GLB Reg. Clk. to Output Delay
–
ns
th2
–
11 GLB Reg. Hold Time after Clk.
0.0
–
ns
tr1
A
12 Ext. Reset Pin to Output Delay
–
ns
trw1
–
13 Ext. Reset Pulse Duration
5.0
–
ns
tptoeen
B
14 Input to Output Enable
–
ns
tptoedis
C
15 Input to Output Disable
–
ns
twh
–
18 Ext. Sync. Clk. Pulse Duration, High
3.0
4.0
ns
twl
–
19 Ext. Sync. Clk. Pulse Duration, Low
3.0
4.0
ns
tsu3
–
20 I/O Reg. Setup Time before Ext. Sync. Clk. (Y2, Y3) 3.0
–
ns
th3
–
21 I/O Reg. Hold Time after Ext. Sync. Clk. (Y2, Y3)
0.0
–
ns
100
167
5.0
4.5
–
5.5
–
10.0
–
12.0
–
10.0
77.0
125
7.0
0.0
8.0
0.0
6.5
3.5
0.0
13.0
5.0
6.0
13.5
15.0
–
(
)
1
twh + tw1
tgoeen
B
16 Global OE Output Enable
–
ns
7.0
9.0
tgoedis
C
17 Global OE Output Disable
–
ns
7.0
9.0
-80
MIN. MAX.
–
15.0
18.5
84.0
57.0
100
8.5
8.0
0.0
9.5
0.0
17.0
10.0
20.0
10.5
5.0
0.0
4.5
5.0
–
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PDF描述 |
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參數(shù)描述 |
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| ISPLSI1016E80LT44 | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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| ISPLSI1016E80LT44I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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