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參數資料
| 型號： | MC68302CRC20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, CPGA132 |
| 封裝： | PGA-132 |
| 文件頁數： | 276/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302CRC20 |
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Signal Description
5-12
MC68302 USER’S MANUAL
MOTOROLA
tomatic vectoring only. AVEC instead of DTACK should be asserted during autovectoring
and should be high otherwise.
When the M68000 core is disabled, this pin operates as IOUT0. IOUT2–IOUT0 provide
the interrupt request output signals from the IMP interrupt controller to an external CPU
when the M68000 core is disabled.
5.10 MC68302 BUS INTERFACE SIGNAL SUMMARY
Table 5-2 and Table 5-3 summarize all bus signals discussed in the previous paragraphs.
They show the direction of each pin for the following bus masters: M68000 core, IDMA,
SDMA (includes DRAM refresh), and external. Each bus master can access either internal
dual-port RAM and registers or an external device or memory. When an external bus master
accesses the internal dual-port RAM or registers, the access may be synchronous or asyn-
chronous.
When the M68000 core is disabled, BR and BG change their direction, and BCLR becomes
bidirectional.
***
**
If DTACK is generated automatically (internally) by the chip-select logic, then it is an output. Otherwise, it is an input.
BERR is an open-drain output, and may be asserted by the IMP when the hardware watchdog is used or when the
chip-select logic detects address conflict or write protect violation. BERR may be asserted by external logic in all
cases.
Table 5-2. Bus Signal Summary—Core and External Master
M68000 Core Master
Access To
External Master
Access To
Signal Name
Pin Type
Internal
Memory
Space
External
Memory
Space
Internal
Memory
Space
External
Memory
Space
A23–A1, FC2–FC0,
AS, UDS, LDS, R/W, RMC
BCLR
IAC
D15–D0 Read
D15–D0 Write
DTACK
BR
BG
BGACK
HALT
RESET
I/O
O
O
I
I
I/O Open Drain
O
I/O
I/O
I/O
I/O Open Drain
I/O
I/O
I/O Open Drain
I/O Open Drain
O
O
O
O
O
I
O
I
I/O
I/O
O
O
I
O
**
I
O
I
I/O
I/O
O
O
O
I
O
I
O
I
I
I
O
O
I
I
**
I
O
I
I
I
BERR
I/O Open Drain
I/O
***
I/O
***
I/O
***
I/O
***
I
I
O
IPL2–IPL0
AVEC
IOUT2–IOUT0
I
I
I
I
I
I
I
I
O
O
O
O
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PDF描述 |
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參數描述 |
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