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參數資料
| 型號： | MC68LC040 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessors.(32位微處理器) |
| 中文描述： | 32位微處理器。（32位微處理器） |
| 文件頁數： | 131/442頁 |
| 文件大小： | 2582K |
| 代理商： | MC68LC040 |
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6-12
M68040 USER’S MANUAL
MOTOROLA
Table 6-2. Boundary Scan Bit Definitions (Concluded)
Bit
Cell Type
Pin/Cell
Name
Pin Type
Output
Ctrl Cell
148
I.Pin
SIZ1
I/O
io.0
149
O.Latch
LOCK
TS-Output2
io.1
150
IO.Ctl
io.ab
—
(Note 4)
151
IO.Ctl
io.db
—
(Note 4)
152
O.Latch
MI
Output2
Output2
(Note 3)
153
O.Latch
BR
(Note 3)
154
IO.Ctl
io.2
—
(Note 4)
155
IO.Ctl
io.1
—
(Note 4)
156
IO.Ctl
io.0
—
I/O2
(Note 4)
157
O.Latch
TS
io.0
158
I.Pin
TS
I/O
I/O2
io.0
159
O.Latch
BB
io.1
160
I.Pin
BB
I/O
io.1
161
O.Latch
TIP
TS-Output2
Output2
Output2
Output2
Output2
io.1
162
O.Latch
PST3
(Note 3)
163
O.Latch
PST2
(Note 3)
164
O.Latch
PST1
(Note 3)
165
O.Latch
PST0
(Note 3)
Bit
Cell Type
Pin/Cell
Name
Pin Type
I/O2
Output
Ctrl Cell
166
O.Latch
TA
io.2
167
I.Pin
TA
I/O
io.2
168
I.Pin
TEA
Input
—
169
I.Pin
BG
Input
—
170
I.Pin
SC1
Input
—
171
I.Pin
SC0
Input
—
172
I.Pin
TBI
Input
—
173
I.Pin
AVEC
Input
—
174
I.Pin
TCI
DLE5
Input
—
175
I.Pin
Input
—
176
I.Pin
PCLK
Input
—
177
I.Pin
BCLK
Input
—
178
I.Pin
IPL0
Input
—
179
I.Pin
IPL1
Input
—
180
I.Pin
IPL2
Input
—
181
I.Pin
RSTI
Input
—
182
I.Pin
CDIS
MDIS
6
Input
—
183
I.Pin
Input
—
NOTES:
1. I.Pin, IO.Ctl, and O.Latch are equivalent to the BSDL descriptions: BC_4, BC_2, and BC_2, respectively.
2. Boundary scan register bit positions that are used during the drive control (DRVCTL.X) instructions.
3. These output-only cells can be turned off (high impedance) by using the HIGHZ instruction.
4. All of the control signals (IO.Ctl) are cleared in the test-logic-reset state.
5. Renamed JS0 on the MC68LC040 and MC68EC040.
6. Renamed JS1 on the MC68EC040.
6.4 RESTRICTIONS
The test logic is implemented using static logic design, and TCK can be stopped in either
a high or low state without loss of data. The system logic, however, includes considerable
dynamic logic. For this reason, the system clocks (PCLK and BCLK) cannot be stopped or
allowed to run slower than the specified frequency except when the EXTEST, HIGHZ,
DRVCTL.T, or SHUTDOWN instructions have been properly invoked.
PCLK and BCLK must be kept running for two additional BCLK periods upon initial entry
into any of the four instructions, EXTEST, HIGHZ, DRVCTL.T, or SHUTDOWN. This
restriction is necessary to allow time for an internal reset to propagate through an internal
synchronizer. After this period, the user has complete time-domain freedom with the two
system clock pins. After any of the four instructions has been properly entered, these
instructions can be executed in any order without a time-domain clocking restriction.
Entering any instruction other than one of these four requires that the system clocks be
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參數描述 |
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