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參數(shù)資料
| 型號： | MC68MH360CFE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數(shù)： | 532/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360CFE25 |
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Serial Communication Controllers (SCCs)
7-208
MC68360 USER’S MANUAL
MOTOROLA
receiver is not in hunt mode and a SYNC character has been received, the receiver will dis-
card this character if the valid bit is set.
NOTE
When using 7-bit characters with parity, the parity bit should be
included in the SYNC register value.
7.10.20.8 BDLE-BISYNC DLE REGISTER.
The 16-bit, memory-mapped, read-write BDLE
register is used to define the BISYNC stripping and insertion of the DLE character. When
the BISYNC controller is in transparent mode and an underrun occurs during message
transmission, the BISYNC controller inserts DLE-SYNC pairs until the next data buffer is
available for transmission.
When the BISYNC receiver is in transparent mode and a DLE character is received, the
receiver discards this character and excludes it from the BCS if the valid bit is set. If the sec-
ond (next) character is a SYNC character, the BISYNC controller discards it and excludes it
from the BCS. If the second character is a DLE, the BISYNC controller will write it to the
buffer and include it in the BCS. If the character is not a DLE or SYNC, the BISYNC control-
ler will examine the control characters table and act accordingly. If the character is not in the
table, the buffer will be closed with the DLE follow character error (DLE) bit set. If the valid
bit is not set, the receiver will treat the character as a normal character.
NOTE
When using 7-bit characters with parity, the parity bit should be
included in the DLE register value.
7.10.20.9 TRANSMITTING AND RECEIVING THE SYNCHRONIZATION SEQUENCE.
The BISYNC channel can be programmed to transmit and receive a synchronization pat-
tern. The pattern is defined in the DSR. The length of the SYNC pattern is defined in the
SYNL bits in the GSMR. The receiver synchronizes on the synchronization pattern that is
located in the DSR. If the SYNL bits specify a non-zero synchronization pattern, then the
transmitter sends the entire contents of the DSR prior to each frame, starting with the LSB
first. Thus, the user may wish to repeat the desired SYNC pattern in the other DSR bits as
well.
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V
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SYNC
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0
9
0
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0
7
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5
4
3
2
1
0
DLE
15
14
4-BIT SYNC
14
13
12
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10
9
8
7
6
5
4
3
2
1
0
15
13
12
8-BIT SYNC
12
11
10
9
8
7
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5
4
3
2
1
0
15
14
13
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10
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7
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5
4
3
2
1
0
16-BIT SYNC
相關(guān)PDF資料 |
PDF描述 |
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| MC68MH360CZQ25L | 功能描述:微處理器 - MPU QUICC 2SMC 1SPI RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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