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參數(shù)資料
| 型號(hào)： | MC68MH360CRC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 199/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360CRC25 |
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CPU32+
MOTOROLA
MC68360 USER’S MANUAL
5-57
frames of other M68000 family members. The only internal machine state required in the
CPU32+ stack frame is the bus controller state at the time of the error and a single register.
Bus operation in progress at the time of a fault is conveyed by the SSW.
The bus error stack frame is 12 words in length. There are three variations of the frame, each
distinguished by different values in the SSW TP and MV fields.
An internal transfer count register appears at location SP + $14 in all bus error stack frames.
The register contains an 8-bit microcode revision number and, for type III faults, an 8-bit
transfer count. Register format is shown in Figure 5-14.
The microcode revision number is checked before a bus error stack frame is restored via
RTE. In a multiprocessor system, this check ensures that a processor using stacked infor-
mation is at the same revision level as the processor that created it.
The transfer count is ignored unless the MV bit in the stacked SSW is set. If the MV bit is
set, the least significant byte of the internal register is reloaded into the MOVEM transfer
counter during RTE execution.
For faults occurring during normal instruction execution (both prefetches and non-MOVEM
operand accesses), SSW TP,MV = 00. Stack frame format is shown in Figure 5-15.
Faults that occur during the operand portion of the MOVEM instruction are identified by SSW
TP,MV = 01. Stack frame format is shown in Figure 5-16.
When a bus error occurs during exception processing, SSW TP,MV = 10. The frame shown
in Figure 5-17 is written below the faulting frame. Stacking begins at the address pointed to
by SP – 6 (SP value is the value before initial stacking on the faulted frame).
The frame can have either four or six words, depending on the type of error. Four-word stack
frames do not include the faulted instruction PC. (The internal transfer count register is
located at SP
+
$10 and the SSW is located at SP
+
$12.)
The fault address of a dynamically sized bus cycle is the address of the upper byte, regard-
less of the byte that caused the error.
15
TP
14
MV
13
12
TR
11
B1
10
B0
9
8
7
IN
6
5
4
3
2
1
0
SZC1
RR
RM
RW
SZC0
SIZ
FUNC
15
8
7
0
MICROCODE REVISION NUMBER
Figure 5-14. Internal Transfer Count Register
TRANSFER COUNT
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PDF描述 |
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