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參數(shù)資料
| 型號(hào)： | W83627HF-AW |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | WINBOND I/O |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | PLASTIC, QFP-128 |
| 文件頁(yè)數(shù)： | 61/185頁(yè) |
| 文件大小： | 1044K |
| 代理商： | W83627HF-AW |
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W83627HF/F
PRELIMINARY
Publication Release Date: Sep 1998
- 51 - Revision 0.50
4.2.6
This register reflects the UART interrupt status, which is encoded by different interrupt sources into 3
bits.
Interrupt Status Register (ISR) (Read only)
1
2
3
4
5
6
7
0
0 if interrupt pending
Interrupt Status bit 0
Interrupt Status bit 1
Interrupt Status bit 2
FIFOs enabled
FIFOs enabled
0
0
Bit 7, 6: These two bits are set to a logical 1 when UFR bit 0 = 1.
Bit 5, 4: These two bits are always logic 0.
Bit 3: In 16450 mode, this bit is 0. In 16550 mode, both bit 3 and 2 are set to a logical 1 when a time-out
interrupt is pending.
Bit 2, 1: These two bits identify the priority level of the pending interrupt, as shown in the table below.
Bit 0: This bit is a logical 1 if there is no interrupt pending. If one of the interrupt sources has occurred,
this bit will be set to a logical 0.
TABLE 4-4 INTERRUPT CONTROL FUNCTION
ISR
Bit
2
INTERRUPT SET AND FUNCTION
Interrupt Source
No Interrupt pending
1. OER = 1 2. PBER =1
3. NSER = 1 4. SBD = 1
RBR Data Ready
1. RBR data ready
2. FIFO interrupt active level
reached
FIFO Data Timeout
Data present in RX FIFO for 4
characters period of time since last
access of RX FIFO.
TBR Empty
TBR empty
Bit
3
Bit
1
Bit
0
Interrupt
priority
Interrupt Type
Clear Interrupt
0
0
0
1
0
1
1
0
-
-
-
First
UART Receive
Status
Read USR
0
1
0
0
Second
1. Read RBR
2. Read RBR until FIFO
data under active level
Read RBR
1
1
0
0
Second
0
0
1
0
Third
1. Write data into TBR
2. Read ISR (if priority is
third)
Read HSR
0
0
0
0
Fourth
Handshake status
1. TCTS = 1 2. TDSR = 1
3. FERI = 1 4. TDCD = 1
** Bit 3 of ISR is enabled when bit 0 of UFR is logical 1.
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