- 您現在的位置：買賣IC網 > PDF目錄22003 > AGL1000V2-FGG484 (Microsemi SoC)IC FPGA IGLOO 1.2-1.5V 484FPBGA PDF資料下載
參數資料
| 型號： | AGL1000V2-FGG484 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 156/250頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA IGLOO 1.2-1.5V 484FPBGA |
| 標準包裝： | 60 |
| 系列： | IGLOO |
| 邏輯元件/單元數： | 24576 |
| RAM 位總計： | 147456 |
| 輸入/輸出數： | 300 |
| 門數： | 1000000 |
| 電源電壓： | 1.14 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 1100-1091 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁當前第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁
IGLOO Low Power Flash FPGAs
Revision 23
5-3
Revision 19
(continued)
Values for CS196, CS281, and QN132 packages were added to Table 2-5 Package
Thermal Resistivities (SARs 26228, 32301).
for Timing Delays (normalized to TJ = 70°C, VCC = 1.14 V) were updated to remove
the column for –20°C and shift the data over to correct columns (SAR 23041).
The tables in the "Quiescent Supply Current" section were updated with revised notes
on IDD (SAR 24112). Table 2-8 Power Supply State per Mode is new.
The formulas in the table notes for Table 2-41 I/O Weak Pull-Up/Pull-Down
Resistances were corrected (SAR 21348).
The row for 110°C was removed from Table 2-45 Duration of Short Circuit Event
before Failure. The example in the associated paragraph was changed from 110°C to
revised to change 110° to 100°C. (SAR 26259).
The notes regarding drive strength in the "Summary of I/O Timing Characteristics –
V LVCMOS Wide Range" section tables were revised for clarification. They now state
that the minimum drive strength for the default software configuration when run in wide
range is ±100 A. The drive strength displayed in software is supported in normal range
only. For a detailed I/V curve, refer to the IBIS models (SAR 25700).
The following sentence was deleted from the "2.5 V LVCMOS" section (SAR 24916): "It
uses a 5 V–tolerant input buffer and push-pull output buffer."
Module" section and "Output DDR Module" section (SAR 23919).
The following notes were removed from Table 2-147 Minimum and Maximum DC Input
and Output Levels (SAR 29428):
±5%
Differential input voltage = ±350 mV
Specification were updated. A note was added to both tables indicating that when the
CCC/PLL core is generated by Mircosemi core generator software, not all delay values
of the specified delay increments are available (SAR 25705).
The following figures were deleted (SAR 29991). Reference was made to a new
application note, Simultaneous Read-Write Operations in Dual-Port SRAM for Flash-
Based cSoCs and FPGAs, which covers these cases in detail (SAR 21770).
Figure 2-36 Write Access after Write onto Same Address
Figure 2-37 Read Access after Write onto Same Address
Figure 2-38 Write Access after Read onto Same Address
The port names in the SRAM "Timing Waveforms", SRAM "Timing Characteristics"
tables, Figure 2-40 FIFO Reset, and the FIFO "Timing Characteristics" tables were
revised to ensure consistency with the software names (SARs 29991, 30510).
N/A
2-117 to
The "Pin Descriptions" chapter has been added (SAR 21642).
Package names used in the "Package Pin Assignments" section were revised to match
standards given in Package Mechanical Drawings (SAR 27395).
The "CS81" pin table for AGL250 is new (SAR 22737).
The CS121 pin table for AGL125 is new (SAR 22737).
The P3 function was revised in the "CS196" pin table for AGL250 (SAR 24800).
Revision
Changes
Page
相關PDF資料 |
PDF描述 |
|---|---|
| RW2-4809S/H2/B | CONV DC/DC 2W 36-72VIN 09VOUT |
| NCP512SQ50T1G | IC REG LDO 5V .2A SC70-5 |
| GEM10DSEN | CONN EDGECARD 20POS .156 EYELET |
| NCP512SQ33T1G | IC REG LDO 3.3V .2A SC70-5 |
| AIML-0603-68NK-T | INDUCTOR MULTILAYER 68NH 0603 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| AGL1000V2-FGG484I | 功能描述:IC FPGA 1KB FLASH 1M 484FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:IGLOO 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| AGL1000V2-FQN144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-FQN144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-FQN144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-FQN144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
發布緊急采購，3分鐘左右您將得到回復。