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參數資料
| 型號： | AGL1000V2-FGG484 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 246/250頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA IGLOO 1.2-1.5V 484FPBGA |
| 標準包裝： | 60 |
| 系列： | IGLOO |
| 邏輯元件/單元數： | 24576 |
| RAM 位總計： | 147456 |
| 輸入/輸出數： | 300 |
| 門數： | 1000000 |
| 電源電壓： | 1.14 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 484-BGA |
| 供應商設備封裝： | 484-FPBGA（23x23） |
| 其它名稱： | 1100-1091 |
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IGLOO Low Power Flash FPGAs
Revision 23
2-79
1.2 V DC Core Voltage
Differential I/O Characteristics
Physical Implementation
Configuration of the I/O modules as a differential pair is handled by Microsemi Designer software when
the user instantiates a differential I/O macro in the design.
Differential I/Os can also be used in conjunction with the embedded Input Register (InReg), Output
Register (OutReg), Enable Register (EnReg), and Double Data Rate (DDR). However, there is no
support for bidirectional I/Os or tristates with the LVPECL standards.
LVDS
Low-Voltage Differential Signaling (ANSI/TIA/EIA-644) is a high-speed, differential I/O standard. It
requires that one data bit be carried through two signal lines, so two pins are needed. It also requires
external resistor termination.
The full implementation of the LVDS transmitter and receiver is shown in an example in Figure 2-13. The
building blocks of the LVDS transmitter-receiver are one transmitter macro, one receiver macro, three
board resistors at the transmitter end, and one resistor at the receiver end. The values for the three driver
resistors are different from those used in the LVPECL implementation because the output standard
specifications are different.
Along with LVDS I/O, IGLOO also supports Bus LVDS structure and Multipoint LVDS (M-LVDS)
configuration (up to 40 nodes).
Table 2-145 3.3 V PCI/PCI-X
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
Applicable to Advanced I/O Banks
Speed Grade
tDOUT
tDP
tDIN
tPY
tEOUT
tZL
tZH
tLZ
tHZ
tZLS
tZHS
Units
Std.
1.55
2.91
0.25
0.86
1.10
2.95
2.29
3.25
3.93
8.74
8.08
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating values.
Table 2-146 3.3 V PCI/PCI-X
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
Applicable to Standard Plus I/O Banks
Speed Grade
tDOUT
tDP
tDIN
tPY
tEOUT
tZL
tZH
tLZ
tHZ
tZLS
tZHS
Units
Std.
1.55
2.53
0.25
0.85
1.10
2.57
1.98
2.93
3.64
8.35
7.76
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating values.
Figure 2-13 LVDS Circuit Diagram and Board-Level Implementation
140
100
Z0 = 50
165
165
+
–
P
N
P
N
INBUF_LVDS
OUTBUF_LVDS
FPGA
Bourns Part Number: CAT16-LV4F12
相關PDF資料 |
PDF描述 |
|---|---|
| RW2-4809S/H2/B | CONV DC/DC 2W 36-72VIN 09VOUT |
| NCP512SQ50T1G | IC REG LDO 5V .2A SC70-5 |
| GEM10DSEN | CONN EDGECARD 20POS .156 EYELET |
| NCP512SQ33T1G | IC REG LDO 3.3V .2A SC70-5 |
| AIML-0603-68NK-T | INDUCTOR MULTILAYER 68NH 0603 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| AGL1000V2-FGG484I | 功能描述:IC FPGA 1KB FLASH 1M 484FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:IGLOO 產品培訓模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產品:Cyclone? IV FPGAs 標準包裝:60 系列:CYCLONE® IV GX LAB/CLB數:9360 邏輯元件/單元數:149760 RAM 位總計:6635520 輸入/輸出數:270 門數:- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應商設備封裝:484-FBGA（23x23） |
| AGL1000V2-FQN144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-FQN144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-FQN144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL1000V2-FQN144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
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