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參數資料
| 型號： | EP1K100QC208-1N |
| 廠商： | Altera |
| 文件頁數： | 18/86頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ACEX 1K FPGA 100K 208-PQFP |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 144 |
| 系列： | ACEX-1K® |
| LAB/CLB數： | 624 |
| 邏輯元件/單元數： | 4992 |
| RAM 位總計： | 49152 |
| 輸入/輸出數： | 147 |
| 門數： | 257000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
| 其它名稱： | 544-1823 EP1K100QC208-1N-ND |
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Altera Corporation
25
ACEX 1K Programmable Logic Device Family Data Sheet
D
e
ve
lo
pm
e
n
t
13
To
o
ls
Asynchronous Clear
The flipflop can be cleared by either LABCTRL1 or LABCTRL2. In this
mode, the preset signal is tied to VCC to deactivate it.
Asynchronous Preset
An asynchronous preset is implemented as an asynchronous load, or with
an asynchronous clear. If DATA3 is tied to VCC, asserting LABCTRL1
asynchronously loads a one into the register. Alternatively, the Altera
software can provide preset control by using the clear and inverting the
register’s input and output. Inversion control is available for the inputs to
both LEs and IOEs. Therefore, if a register is preset by only one of the two
LABCTRL
signals, the DATA3 input is not needed and can be used for one
of the LE operating modes.
Asynchronous Preset & Clear
When implementing asynchronous clear and preset, LABCTRL1 controls
the preset, and LABCTRL2 controls the clear. DATA3 is tied to VCC, so that
asserting LABCTRL1 asynchronously loads a one into the register,
effectively presetting the register. Asserting LABCTRL2 clears the register.
Asynchronous Load with Clear
When implementing an asynchronous load in conjunction with the clear,
LABCTRL1
implements the asynchronous load of DATA3 by controlling
the register preset and clear. LABCTRL2 implements the clear by
controlling the register clear; LABCTRL2 does not have to feed the preset
circuits.
Asynchronous Load with Preset
When implementing an asynchronous load in conjunction with preset, the
Altera software provides preset control by using the clear and inverting
the input and output of the register. Asserting LABCTRL2 presets the
register, while asserting LABCTRL1 loads the register. The Altera software
inverts the signal that drives DATA3 to account for the inversion of the
register’s output.
Asynchronous Load without Preset or Clear
When implementing an asynchronous load without preset or clear,
LABCTRL1
implements the asynchronous load of DATA3 by controlling
the register preset and clear.
相關PDF資料 |
PDF描述 |
|---|---|
| VI-BNM-CX | CONVERTER MOD DC/DC 10V 75W |
| EYM15DRMH | CONN EDGECARD 30POS .156 WW |
| EPF10K30ATC144-3N | IC FLEX 10KA FPGA 30K 144-TQFP |
| TAP686M010CRW-LF | CAP TANT 68UF 10V 20% RADIAL |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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