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參數(shù)資料
| 型號(hào)： | EP1K100QC208-1N |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 24/86頁(yè) |
| 文件大小： | 0K |
| 描述： | IC ACEX 1K FPGA 100K 208-PQFP |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 144 |
| 系列： | ACEX-1K® |
| LAB/CLB數(shù)： | 624 |
| 邏輯元件/單元數(shù)： | 4992 |
| RAM 位總計(jì)： | 49152 |
| 輸入/輸出數(shù)： | 147 |
| 門(mén)數(shù)： | 257000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
| 其它名稱(chēng)： | 544-1823 EP1K100QC208-1N-ND |
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30
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Figure 15. ACEX 1K Bidirectional I/O Registers
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRN[1..0]
Peripheral
Control Bus
CLRN
DQ
ENA
VCC
2 Dedicated
Clock Inputs
Slew-Rate
Control
Open-Drain
Output
Chip-Wide
Output Enable
CLK[3..2]
2
12
VCC
Chip-Wide
Reset
Programmable Delay
4 Dedicated
Inputs
Row and Column
Interconnect
4
VCC
CLRN
DQ
ENA
Chip-Wide
Reset
CLRN
DQ
ENA
Chip-Wide
Reset
VCC
Input Register
Output Register
OE Register
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