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參數資料

型號：	EP4CE55F23C7N
廠商：	Altera
文件頁數：	24/42頁
文件大小：	0K
描述：	IC CYCLONE IV E FPGA 56K 484FBGA
產品培訓模塊：	Designing an IP Surveillance Camera Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview
特色產品：	Cyclone? IV FPGAs
標準包裝：	60
系列：	CYCLONE® IV E
LAB/CLB數：	3491
邏輯元件/單元數：	55856
RAM 位總計：	2396160
輸入/輸出數：	324
電源電壓：	1.15 V ~ 1.25 V
安裝類型：	表面貼裝
工作溫度：	0°C ~ 85°C
封裝/外殼：	484-BGA
供應商設備封裝：	484-FBGA（23x23）
其它名稱：	544-2683

1–30

Chapter 1: Cyclone IV Device Datasheet

Switching Characteristics

Cyclone IV Device Handbook,

December 2013

Altera Corporation

Volume 3

tLOCK (2)

—

—1

—

1—

—

Notes to Table 1–32:

(1) Emulated RSDS_E_1R transmitter is supported at the output pin of all I/O Banks of Cyclone IV E devices and I/O Banks 3, 4, 5, 6, 7, 8, and 9 of Cyclone IV GX

devices.

(2) tLOCK is the time required for the PLL to lock from the end-of-device configuration.

(3) Cyclone IV E 1.0 V core voltage devices only support C8L, C9L, and I8L speed grades. Cyclone IV E 1.2 V core voltage devices only support C6, C7, C8, I7, and

A7 speed grades. Cyclone IV GX devices only support C6, C7, C8, and I7 speed grades.

Table 1–32. Emulated RSDS_E_1R Transmitter Timing Specifications for Cyclone IV Devices (1), (3) (Part 2 of 2)

Symbol

Modes

C7, I7

C8, A7

C8L, I8L

C9L

Unit

Min

Typ

Max

Min

Typ

Max

Min

Typ

Max

Min

Typ

Max

Min

Typ

Max

Table 1–33. Mini-LVDS Transmitter Timing Specifications for Cyclone IV Devices (1), (2), (4)

Symbol

Modes

C7, I7

C8, A7

C8L, I8L

C9L

Unit

Min

Typ

Max Min

Typ

Max

Min

Typ

Max

Min

Typ

Max

Min

Typ

Max

fHSCLK (input

clock

frequency)

×10

—

200

—

155.5

—

155.5

—

155.5

—

132.5

MHz

×8

—

200

—

155.5

—

155.5

—

155.5

—

132.5

MHz

×7

—

200

—

155.5

—

155.5

—

155.5

—

132.5

MHz

×4

—

200

—

155.5

—

155.5

—

155.5

—

132.5

MHz

×2

—

200

—

155.5

—

155.5

—

155.5

—

132.5

MHz

×1

—

400

—

311

—

311

—

311

—

265

MHz

Device

operation in

Mbps

×10

100

—

400

100

—

311

100

—

311

100

—

311

100

—

265

Mbps

×8

—

400

—

311

—

311

—

311

—

265

Mbps

×7

—

400

—

311

—

311

—

311

—

265

Mbps

×4

—

400

—

311

—

311

—

311

—

265

Mbps

×2

—

400

—

311

—

311

—

311

—

265

Mbps

×1

—

400

—

311

—

311

—

311

—

265

Mbps

tDUTY

—

TCCS

—

200

—

200

—

200

—

200

—

200

Output jitter

(peak to peak)

—

500

—

500

—

550

—

600

—

700

tRISE

20 – 80%,

CLOAD =

5pF

—

500

—

500

—

500

—

500

—

500

—

tFALL

20 – 80%,

CLOAD =

5pF

—

500

—

500

—

500

—

500

—

500

—

tLOCK (3)

—

—1—

—

Notes to Table 1–33:

(1) Applicable for true and emulated mini-LVDS transmitter.

(2) Cyclone IV E—true mini-LVDS transmitter is only supported at the output pin of Row I/O Banks 1, 2, 5, and 6. Emulated mini-LVDS transmitter is supported at

the output pin of all I/O banks.

Cyclone IV GX—true mini-LVDS transmitter is only supported at the output pin of Row I/O Banks 5 and 6. Emulated mini-LVDS transmitter is supported at the

output pin of I/O Banks 3, 4, 5, 6, 7, 8, and 9.

(3) tLOCK is the time required for the PLL to lock from the end-of-device configuration.

(4) Cyclone IV E 1.0 V core voltage devices only support C8L, C9L, and I8L speed grades. Cyclone IV E 1.2 V core voltage devices only support C6, C7, C8, I7, and

A7 speed grades. Cyclone IV GX devices only support C6, C7, C8, and I7 speed grades.

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