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參數(shù)資料
| 型號： | EPF10K30AQC208-3 |
| 廠商： | Altera |
| 文件頁數(shù)： | 56/128頁 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10KA FPGA 30K 208-PQFP |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 72 |
| 系列： | FLEX-10K® |
| LAB/CLB數(shù)： | 216 |
| 邏輯元件/單元數(shù)： | 1728 |
| RAM 位總計： | 12288 |
| 輸入/輸出數(shù)： | 147 |
| 門數(shù)： | 69000 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
| 其它名稱： | 544-1258 |
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Altera Corporation
33
FLEX 10K Embedded Programmable Logic Device Family Data Sheet
Signals on the peripheral control bus can also drive the four global signals,
internally generated signal can drive the global signal, providing the same
low-skew, low-delay characteristics for an internally generated signal as
for a signal driven by an input. This feature is ideal for internally
generated clear or clock signals with high fan-out. When a global signal is
driven by internal logic, the dedicated input pin that drives that global
signal cannot be used. The dedicated input pin should be driven to a
known logic state (such as ground) and not be allowed to float.
When the chip-wide output enable pin is held low, it will tri-state all pins
on the device. This option can be set in the Global Project Device Options
menu. Additionally, the registers in the IOE can be reset by holding the
chip-wide reset pin low.
Row-to-IOE Connections
When an IOE is used as an input signal, it can drive two separate row
channels. The signal is accessible by all LEs within that row. When an IOE
is used as an output, the signal is driven by a multiplexer that selects a
signal from the row channels. Up to eight IOEs connect to each side of
each row channel. See Figure 14.
Figure 14. FLEX 10K Row-to-IOE Connections
n
Each IOE is driven by an
m-to-1 multiplexer.
Each IOE can drive up to two
row channels.
IOE8
IOE1
m
Row FastTrack
Interconnect
n
The values for m and n are provided in Table 10.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EYM15DRMN | CONN EDGECARD 30POS .156 WW |
| VI-BNN-CX | CONVERTER MOD DC/DC 18.5V 75W |
| AIMC-0603-5N6S-T | INDUCTOR MULTILAYER 5.6NH 0603 |
| NSD914XV2T1G | DIODE SW 120MW 100V HS SOD523 |
| EP1K100QC208-1 | IC ACEX 1K FPGA 100K 208-PQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EPF10K30AQC208-3N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 147 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30AQC240-1 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30AQC240-1N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30AQC240-2 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K30AQC240-2N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 216 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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