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參數資料
| 型號： | EPF6024AQC208-3N |
| 廠商： | Altera |
| 文件頁數： | 50/52頁 |
| 文件大小： | 0K |
| 描述： | IC FLEX 6000 FPGA 24K 208-PQFP |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 144 |
| 系列： | FLEX 6000 |
| LAB/CLB數： | 196 |
| 邏輯元件/單元數： | 1960 |
| 輸入/輸出數： | 171 |
| 門數： | 24000 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
| 其它名稱： | 544-1957 EPF6024AQC208-3N-ND |
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Altera Corporation
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FLEX 6000 Programmable Logic Device Family Data Sheet
The interleaved LAB structure—an innovative feature of the FLEX 6000
architecture—allows each LAB to drive two local interconnects. This
feature minimizes the use of the FastTrack Interconnect, providing higher
performance. An LAB can drive 20 LEs in adjacent LABs via the local
interconnect, which maximizes fitting flexibility while minimizing die
size. See Figure 2.
Figure 2. Logic Array Block
In most designs, the registers only use global clock and clear signals.
However, in some cases, other clock or asynchronous clear signals are
needed. In addition, counters may also have synchronous clear or load
signals. In a design that uses non-global clock and clear signals, inputs
from the first LE in an LAB are re-routed to drive the control signals for
that LAB. See Figure 3.
The 10 LEs in the LAB are driven by two
local interconnect areas. The LAB can drive
two local interconnect areas.
Row Interconnect
Local Interconnect
The row interconnect is
bidirectionally connected
to the local interconnect.
Column Interconnect
LEs can directly drive the row
and column interconnect.
To/From
Adjacent
LAB or IOEs
To/From
Adjacent
LAB or IOEs
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PDF描述 |
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參數描述 |
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| EPF6024AQC240-2N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Flex 6000 196 LABs 199 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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