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參數資料
| 型號： | MC68302FC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數： | 221/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302FC25 |
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Communications Processor (CP)
MOTOROLA
MC68302 USER’S MANUAL
4-101
By setting its SCC mode register (SCM), any of the SCC channels may be configured to
function as a DDCMP controller. The DDCMP link can be either synchronous (by program-
ming the MODE1–MODE0 bits of the SCC mode register to DDCMP) or asynchronous (by
programming the MODE1–MODE0 bits of the SCC mode register to asynchronous and set-
ting the DDCMP bit in the UART mode register). The DDCMP controller handles the basic
functions of the DDCMP protocol in both cases.
The SCC in DDCMP mode can work in either IDL, GCI, PCM highway, or NMSI interfaces.
When the SCC is used with a modem interface (NMSI), the serial outputs are connected di-
rectly to the external pins. The modem interface uses seven dedicated pins: transmit data
(TXD), receive data (RXD), receive clock (RCLK), transmit clock (TCLK), carrier detect
(CD), clear to send (CTS), and request to send (RTS). Other modem lines can be supported
through the parallel I/O pins.
The DDCMP controller consists of separate transmit and receive sections whose operations
are asynchronous with the M68000 core and may be either synchronous or asynchronous
with respect to the other SCCs. Each clock can be supplied either from the baud rate gen-
erator or externally. More information on the baud rate generator is available in 4.5.2 SCC
Configuration Register (SCON).
The DDCMP controller key features are as follows:
Synchronous or Asynchronous DDCMP Links Supported
Flexible Data Buffers
Four Address Comparison Registers with Mask
Automatic Frame Synchronization
Automatic Message Synchronization by Searching for SOH, ENQ, or DLE
CRC16 Generation/Checking
NRZ/NRZI Data Encoding
Maintenance of Four 16-Bit Error Counters
4.5.14.1 DDCMP Channel Frame Transmission Processing
The DDCMP transmitter is designed to work with almost no intervention from the M68000
core (see Figure 4-35).
When the M68000 core enables the DDCMP transmitter and the link is synchronous, it starts
transmitting SYN1–SYN2 pairs (programmed in the data synchronization register) or IDLEs
as determined in the DDCMP mode register. The DDCMP controller polls the first buffer de-
scriptor (BD) in the channel's transmit BD table. When there is a message to transmit, the
DDCMP controller fetches the data from memory and starts transmitting the message (after
first transmitting the SYN1–SYN2 pair when the link is synchronous).
相關PDF資料 |
PDF描述 |
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參數描述 |
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