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參數(shù)資料
| 型號： | MC68302FC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 222/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302FC25 |
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Communications Processor (CP)
4-102
MC68302 USER’S MANUAL
MOTOROLA
Figure 4-35. DDCMP Transmission/Reception Summary
When a BD has been completely transmitted, the transmit CRC (TC) bit is checked in the
BD. If set, the DDCMP controller appends one of the block checks: CRC1, CRC2, or CRC3
for the header field, data message, or control messages, respectively. Next, the DDCMP
controller writes the buffer's status bits into the BD and clears the ready bit in the BD. It then
proceeds to the next BD in the table. When the last bit (L) is set and the TC bit is set in that
BD, the DDCMP controller appends the CRC2 block check to the data field. This bit is also
used for transmitting CRC3 in control messages. Next, it writes the buffer status bits into the
BD and clears the ready bit. Finally, on synchronous links, either SYN1–SYN2 pairs or
IDLEs (as programmed in the DDCMP mode register) are transmitted. When the end of the
current BD has been reached and the last bit is not set (working in multibuffer mode or send-
ing back-to-back messages), only the status bits are written. In either case, when a BD has
been completely transmitted, an interrupt is issued if the interrupt (I) bit in the BD is set and
the event is not masked in the DDCMP mask register. The appropriate setting of the I bit in
each BD allows the user to be interrupted after transmission of each buffer, a specific buffer,
or each message.
4.5.14.2 DDCMP Channel Frame Reception Processing.
The DDCMP receiver is also designed to work with almost no intervention from the M68000
core (see Figure 4-35).
The DDCMP receiver performs automatic SYN1–SYN2 synchronization on synchronous
links and start/stop synchronization on asynchronous links. Automatic message synchroni-
zation is achieved by searching for the special starting characters SOH, ENQ, or DLE and
making address comparisons with a mask. When the M68000 core enables the DDCMP re-
ceiver on synchronous links, it enters hunt mode. In this mode, as data is shifted into the
receiver shift register one bit at a time, the contents of the register are compared to the
SYN1–SYN2 fields of the data synchronization register (see 4.5.4 SCC Data Synchroniza-
tion Register (DSR)). If the two are not equal, the next bit is shifted in, and the comparison
is repeated. When the registers match, hunt mode is terminated, and character assembly
PRESENT IN FIRST
TRANSMIT BUFFER
PRESENT IN FIRST
RECEIVE BUFFER
THE SYNCHRONIZATION CHARACTERS ARE
AUTOMATICALLY INSERTED AND STRIPPED BY THE SCC.
THE SCC WILL CHECK THE DDCMP ADDRESS FIELD ON RECEPTION
AND WRITE IT INTO THE RECEIVE BUFFER. THE ADDRESS FIELD IS
PRESENT IN THE FIRST TRANSMIT BUFFER.
THE CRC IS TRANSMITTED WHEN REQUESTED AND CHECKED ON
RECEPTION. IT IS WRITTEN TO THE RECEIVE BUFFERS.
HEADER FIELDS
DATA
SYN1 SYN2
ADDRESS
CRC
CRC
PRESENT IN SECOND
TRANSMIT BUFFER
PRESENT IN SECOND
RECEIVE BUFFER
ADDRESS
CRC
SYN1 SYN2
相關PDF資料 |
PDF描述 |
|---|---|
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| MC68302CFC20 | Integrated Multiprotocol Processor User’s Manual |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC68302FC25C | 功能描述:IC MPU MULTI-PROTOCOL 132-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
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