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參數資料
| 型號： | MC68302RC16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, CPGA132 |
| 封裝： | PGA-132 |
| 文件頁數： | 432/480頁 |
| 文件大小： | 1815K |
| 代理商： | MC68302RC16 |
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SCC Programming Reference
E-10
MC68360 USER’S MANUAL
MOTOROLA
E.1.1.3.2 MRBLR—Maximum Rx Buffer Length.
mum receiver buffer length for each of the eight receive buffer descriptors.
This16-bit parameter defines the maxi-
E.1.1.3.3 CRC Mask_L and CRC Mask_H.
values used for the 16-bit and 32-bit CRC calculation. For a 16-bit CRC, CRC_MASK_L
should be set to $F0B8 and CRC_MASK_H is not used. For a 32-bit CRC, the user should
set CRC_MASK_L = $DEBB and CRC_MASK_H = $20E3.
This 32-bit parameter contains the constant
E.1.1.3.4 DISFC—Discard Frame Counter.
frame is discarded due to lack of receive buffers.
This 16-bit parameter is incremented when a
E.1.1.3.5 CRCEC—CRC Error Counter.
CRC error is detected in an incoming frame.
This 16-bit parameter is incremented when a
E.1.1.3.6 ABTSC—Abort Sequence Counter.
an abort sequence is detected in an incoming frame,
This 16-bit parameter is incremented when
E.1.1.3.7 NMARC—Nonmatching Address Received Counter.
incremented when an error-free frame that does not match the user-defined addresses is
detected.
This 16-bit parameter is
E.1.1.3.8 RETRC—Frame Retransmission Counter.
mented when a frame is retransmitted due to a collision.
This 16-bit parameter is incre-
E.1.1.3.9 MFLR—Maximum Frame Length Register.
maximum length of an incoming receive frame.
This16-bit parameter defines the
E.1.1.3.10 HMASK—HDLC Frame Address Mask.
defined frame address mask register. A one should be written to each bit for which the
address comparison is to occur. Bits 15-8 contain the least significant address byte, and bits
7-0 contain the most significant address byte.
This 16-bit parameter is the user-
E.1.1.3.11 HADDR1, HADDR2, HADDR3, and HADDR4—HDLC Frame Address.
These four 16-bit parameters are the user-defined frame address registers. Bits 15-8 con-
tain the least significant address byte, and bits 7-0 contain the most significant address byte.
E.1.1.4 RECEIVE BUFFER DESCRIPTORS.
tors. Each buffer descriptor consists of four words as shown below. Reserved bits in regis-
ters should be written as zeros.
Each SCC has eight receive buffer descrip-
15
0
14
FC2
13
FC1
12
FC0
11
0
10
0
9
0
8
0
7
0
6
5
4
3
0
2
0
1
0
0
0
FC2
FC1
FC0
15
E
14
X
13
W
12
I
11
L
10
F
9
—
8
—
7
—
6
—
5
4
3
2
1
0
OFFSET + 0
OFFSET +2
OFFSET +4
LG
NO
AB
CR
OV
CD
DATA LENGTH
RX BUFFER POINTER
OFFSET +6
相關PDF資料 |
PDF描述 |
|---|---|
| MC6802 | Microprocessor With Clock and Oprtional RAM |
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| MC6802P | Microprocessor With Clock and Oprtional RAM |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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