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參數(shù)資料
| 型號： | MC68EN360RC25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 311/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360RC25V |
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System Integration Module (SIM60)
MOTOROLA
MC68360 USER’S MANUAL
6-67
EMWS—External Master Wait State (SRAM Bank Only)
This attribute should be set if an additional wait state is necessary when an asynchronous
external MC68030-type device or external QUICC is accessing SRAM banks (see Table
6-11). This bit is only used if SYNC = 0.
0 = Normal operation.
1 = Insert one additional wait state for external QUICC/MC68030-type masters on their
accesses to all SRAM banks.)
NOTE: The BSTM bit is located in the MCR of the SI60.
The following bits are used for both DRAM and SRAM memory:
SYNC—Synchronous External Access MC68030-Type
This attribute applies only to an external MC68030-type device or external QUICC that
uses the on-chip memory controller. It determines how the memory controller will assert
its signals in response to what it sees from the external master.
0 = Asynchronous operation of the memory controller (external MC68030-type master
only).
When the SRAM controller is used, CS and DSACK assertion and negation timings are
asynchronous. They are asserted and negated in relation to the external master’s AS line.
The CSNTQ and the TRLXQ attributes are ignored. When EMWS is set, one wait state is
added to the programmed TCYC.
When the DRAM controller is used, CAS and DSACK are negated asynchronously with
the negation of the external master’s AS.
NOTE
The DRAM controller’s assertion of RAS and CAS is always syn-
chronous to the QUICC clock. When asynchronous external
masters are using the DRAM controller, the BSTM bit in the
MCR should be cleared.
Table 6-11. External MC68030-Type Cycle Length
(SRAM Bank in Asynchronous Operation
External QUICC/MC68030-Type Bus Cycle Length
Synchronous Bus Timing
(BSTM = 1)
EMWS = 0
EMWS = 1
3
3
3
4
4
5
5
6
6
7
7
8
8
9
…
…
17
18
Asynchronous Bus Timing
(BSTM = 0)
EMWS = 0
3
3
5
6
7
8
9
…
18
TCYC =
EMWS = 1
3
5
6
7
8
9
10
…
19
0
1
2
3
4
5
6
…
15
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