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參數資料
| 型號： | MC68H(R)C08JL3 |
| 廠商： | Motorola, Inc. |
| 英文描述： | HCMOS Microcontroller Unit |
| 中文描述： | HCMOS微控制器 |
| 文件頁數： | 147/198頁 |
| 文件大?。?/td> | 2403K |
| 代理商： | MC68H(R)C08JL3 |
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I/O Ports
Port D
MC68H(R)C08JL3
—
Rev. 4
Technical Data
MOTOROLA
I/O Ports
147
When DDRDx is a logic 1, reading address $0003 reads the PTDx data
latch. When DDRDx is a logic 0, reading address $0003 reads the
voltage level on the pin. The data latch can always be written, regardless
of the state of its data direction bit.
Table 12-3
of the port D pins.
Table 12-3. Port D Pin Functions
summarizes the operation
12.5.3 Port D Control Register (PDCR)
The Port D Control Register enables/disables the pull-up resistor and
slow-edge high current capability of pins PTD6 and PTD7.
SLOWDx — Slow Edge Enable
The SLOWD6 and SLOWD7 bits enable the Slow-edge, open-drain,
high current output (25mA sink) of port pins PTD6 and PTD7
respectively. DDRx bit is not affected by SLOWDx.
1 = Slow edge enabled; pin is open-drain output
0 = Slow edge disabled; pin is push-pull
PTDPUx — Pull-up Enable
The PTDPU6 and PTDPU7 bits enable the 5k pull-up on PTD6 and
PTD7 respectively, regardless the status of DDRDx bit.
1 = Enable 5k pull-up
0 = Disable 5k pull-up
DDRD
Bit
PTD Bit
I/O Pin
Mode
Accesses
to DDRA
Accesses to PTD
Read/Write
Read
Write
0
X
(1)
1. X = don’t care
2. Hi-Z = high impedance
3. Writing affects data register, but does not affect the input.
Input, Hi-Z
(2)
DDRD[7:0]
Pin
PTD[7:0]
(3)
1
X
Output
DDRD[7:0]
Pin
PTD[7:0]
Address:
$000A
Bit 7
6
5
4
3
2
1
Bit 0
Read:
0
0
0
0
SLOWD7
SLOWD6
PTDPU7
PTDPU6
Write:
Reset:
0
0
0
0
0
0
0
0
Figure 12-12. Port D Control Register (PDCR)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
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