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參數資料
| 型號： | MC68MH360RC25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 517/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC25V |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-193
Figure 7-56. HDLC Bus Collision Detection
To ensure that all stations gain an equal share of the bus, a priority mechanism is also imple-
mented in HDLC bus. Once an HDLC bus node has completed the transmission of a frame,
it waits for 10 consecutive one bits, rather than just 8, before beginning the next transmis-
sion. In this way, all nodes desiring to transmit will obtain the bus, before a node transmits
twice. Once a node detects that 10 consecutive ones have occurred on the bus, it may
attempt transmission and can reinstate its original priority of waiting for 8 ones.
7.10.18.2.2 More Performance.
Since HDLC bus is used in a wired-OR configuration, the
limit of HDLC bus operation is determined by the rise time of the one bit.
Figure 7-57 shows a method to increase performance. The user supplies a clock that is high
for a shorter duration than it is low, which allows more rise time in the case of a one bit.
Figure 7-57. Non-Symmetrical Duty Cycle
TXD
(OUTPUT)
TCLK
CTS
(INPUT)
CTS SAMPLED AT HALFWAY POINT.
COLLISION DETECTED WHEN
TXD = 1, BUT CTS = 0.
TXD
(OUTPUT)
TCLK
CTS sampled at three quarter point
.
Collision detected when
TXD = 1, but CTS = 0.
CTS
(INPUT)
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參數描述 |
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