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參數資料
| 型號： | MSC7112VM1000 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 27/56頁 |
| 文件大小： | 0K |
| 描述： | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
| 標準包裝： | 90 |
| 系列： | StarCore |
| 類型： | 定點 |
| 接口： | 主機接口，I²C，UART |
| 時鐘速率： | 266MHz |
| 非易失內存： | ROM（8 kB） |
| 芯片上RAM： | 208kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-LFBGA |
| 供應商設備封裝： | 400-MAPBGA（17x17） |
| 包裝： | 托盤 |
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MSC7112 Low-Cost 16-bit DSP with DDR Controller Data Sheet, Rev. 11
Freescale Semiconductor
33
2.5.7
I2C Timing
Table 23. I2C Timing
No.
Characteristic
Fast
Unit
Min
Max
450
SCL clock frequency
0
400
kHz
451
Hold time START condition
(Clock period/2) – 0.3
—
μs
452
SCL low period
(Clock period/2) – 0.3
—
μs
453
SCL high period
(Clock period/2) – 0.1
—
μs
454
Repeated START set-up time (not shown in figure)
2
× 1/FBCK
—
μs
455
Data hold time
0
—
μs
456
Data set-up time
250
—
ns
457
SDA and SCL rise time
—
700
ns
458
SDA and SCL fall time
—
300
ns
459
Set-up time for STOP
(Clock period/2) – 0.7
—
μs
460
Bus free time between STOP and START
(Clock period/2) – 0.3
—
μs
Note:
SDA set-up time is referenced to the rising edge of SCL. SDA hold time is referenced to the falling edge of SCL. Load capacitance
on SDA and SCL is 400 pF.
Figure 16. I2C Timing Diagram
SCL
SDA
Data Byte
Start Condition
Stop Condition
A
C
K
78
9
456
1
2
3
Start Condition
458
457
460
459
451
452
453
SCL
SDA
Data Byte
Start Condition
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