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參數資料
| 型號： | MC68030RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 33.33 MHz, MICROPROCESSOR, CPGA128 |
| 封裝： | PGA-128 |
| 文件頁數： | 138/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030RC33 |
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On-Chip Cache Memories
MOTOROLA
MC68030 USER’S MANUAL
6-9
6.1.2.2 READ-MODIFY-WRITE ACCESSES.
is always forced to miss in the data cache. However, if the system allows internal caching
of read-modify-write cycle operands (CIOUT and CIIN both negated), the processor either
uses the data read from memory to update a matching entry in the data cache or creates a
new entry with the read data in the case of no matching entry. The write portion of a read-
modify-write operation also updates a matching entry in the data cache. In the case of a
cache miss on the write, the allocation of a new cache entry for the data being written is
controlled by the WA bit. Table search accesses, however, are completely ignored by the
data cache; it is never updated for a table search access.
The read portion of a read-modify-write cycle
6.1.3 Cache Filling
The bus controller can load either cache in either of two ways:
Single entry mode
Burst fill mode
In the single entry mode, the bus controller loads a single long-word entry of a cache line.
In the burst fill mode, an entire line (four long words) can be filled. Refer to
Operation
for detailed information about the bus cycles required for both modes.
Section 7 Bus
6.1.3.1 SINGLE ENTRY MODE.
operation is not requested by the MC68030 or is not supported by external hardware, the
bus controller transfers a single long word for the corresponding cache entry. An entire long
word is required. If the port size of the responding device is smaller than 32 bits, the
MC68030 executes all bus cycles necessary to fill the long word.
When a cachable access is initiated and a burst mode
When a device cannot supply its entire port width of data, regardless of the size of the
transfer, the responding device must consistently assert the cache inhibit input (CIIN) signal.
For example, a 32-bit port must always supply 32 bits, even for 8- and 16-bit transfers; a 16-
bit port must supply 16 bits, even for 8-bit transfers. The MC68030 assumes that a 32-bit
termination signal for the bus cycle indicates availability of 32 valid data bits, even if only 16
or 8 bits are requested. Similarly, the processor assumes that a 16-bit termination signal
indicates that all 16 bits are valid. If the device cannot supply its full port width of data, it must
assert CIIN for all bus cycles corresponding to a cache entry.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030RC33B | 制造商:Motorola Inc 功能描述:68030RC33B |
| MC68030RC33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC40B | 制造商:Motorola Inc 功能描述:68030RC40B |
| MC68030RC40C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC50B | 制造商:Motorola Inc 功能描述:68030RC50B |
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