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參數(shù)資料
型號: MC68030RC33
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: ENHANCED 32-BIT MICROPROCESSOR
中文描述: 32-BIT, 33.33 MHz, MICROPROCESSOR, CPGA128
封裝: PGA-128
文件頁數(shù): 415/602頁
文件大小: 3863K
代理商: MC68030RC33
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Coprocessor Interface Description
MOTOROLA
MC68030 USER’S MANUAL
10-55
10.4.17 Transfer Status Register and ScanPC Primitive
Both the transfer status register and the scanPC primitive transfers values between the
coprocessor and the main processor status register. On an optional basis, the scanPC also
makes transfers. This primitive applies to general category instructions. If the coprocessor
issues this primitive during the execution of a conditional category instruction, the main
processor initiates protocol violation exception processing. Figure 10-39 shows the format
of the transfer status register and scanPC primitive.
Figure 10-39. Transfer Status Register and ScanPC Primitive Format
This primitive uses the CA, PC, and DR bits as previously described.
Bit [8], the SP bit, selects the scanPC option. If SP=1, the primitive transfers both the
scanPC and status register. If SP=0, only the status register is transferred.
If SP=0 and DR=0, the main processor writes the 16-bit status register value to the operand
CIR. If SP=0 and DR=1, the main processor reads a 16-bit value from the operand CIR into
the main processor status register.
If SP=1 and DR=0, the main processor writes the long-word value in the scanPC to the
instruction address CIR and then writes the status register value to the operand CIR. If SP=1
and DR=1, the main processor reads a 16-bit value from the operand CIR into the status
register and then reads a long-word value from the instruction address CIR into the scanPC.
With this primitive, a general category instruction can change the main processor program
flow by placing a new value in the status register, in the scanPC, or new values in both the
status register and the scanPC. By accessing the status register, the coprocessor can
determine and manipulate the main processor condition codes, supervisor status, trace
modes, selection of the active stack, and interrupt mask level.
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10
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4
3
2
1
0
CA
PC
DR
0
0
0
1
SP
0
0
0
0
0
0
0
0
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PDF描述
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