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參數資料
| 型號： | MC68030RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 33.33 MHz, MICROPROCESSOR, CPGA128 |
| 封裝： | PGA-128 |
| 文件頁數： | 141/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030RC33 |
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On-Chip Cache Memories
6-12
MC68030 USER’S MANUAL
MOTOROLA
the read cycle in error is made only to fill the data cache (the data is not part of the target
operand), no exception occurs, but the corresponding entry is marked invalid. For the
instruction cache, the processor marks the entry as invalid, but only takes an exception if
the execution unit attempts to use the instruction word(s).
6.1.3.2 BURST MODE FILLING.
register. The data burst enable bit must be set to enable burst filling of the data cache.
Similarly, the instruction burst enable bit must be set to enable burst filling of the instruction
cache. When burst filling is enabled and the corresponding cache is enabled, the bus
controller requests a burst mode fill operation in either of these cases:
Burst mode filling is enabled by bits in the cache control
A read cycle for either the instruction or data cache misses due to the indexed tag not
matching.
A read cycle tag matches, but all long words in the line are invalid.
The bus controller requests a burst mode fill operation by asserting the cache burst request
signal (CBREQ). The responding device may sequentially supply one to four long words of
cachable data, or it may assert the cache inhibit input signal (CIIN) when the data in a long
word is not cachable. If the responding device does not support the burst mode and it
terminates cycles with STERM, it should not acknowledge the request with the assertion of
the cache burst acknowledge (CBACK) signal. The MC68030 ignores the assertion of
CBACK during cycles terminated with DSACKx.
The cache burst request signal (CBREQ) requests burst mode operation from the
referenced external device. To operate in the burst mode, the device or external hardware
must be able to increment the low-order address bits if required, and the current cycle must
be a 32-bit synchronous transfer (STERM must be asserted) as described in
Operation
. The device must also assert CBACK (at the same time as STERM) at the end
of the cycle in which the MC68030 asserts CBREQ. CBACK causes the processor to
continue driving the address and bus control signals and to latch a new data value for the
next cache entry at the completion of each subsequent cycle (as defined by STERM), for a
total of up to four cycles (until four long words have been read).
Section 7 Bus
When a cache burst is initiated, the first cycle attempts to load the cache entry
corresponding to the instruction word or data item explicitly requested by the execution unit.
The subsequent cycles are for the subsequent entries in the cache line. In the case of a
misaligned transfer when the operand spans two cache entries within a cache line, the first
cycle corresponds to the cache entry containing the portion of the operand at the lower
address.
Figure 6-11 illustrates the four cycles of a burst operation and shows that the second, third,
and fourth cycles are run in burst mode. A distinction is made between the first cycle of a
burst operation and the subsequent cycles because the first cycle is requested by the
microsequencer and the burst fill cycles are requested by the bus controller. Therefore,
when data from the first cycle is returned, it is immediately available for the execution unit
(EU). However, data from the burst fill cycles is not available to the EU until the burst
operation is complete. Since the microsequencer makes two separate requests for
misaligned data operands, only the first portion of the misaligned operand returned during a
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030RC33B | 制造商:Motorola Inc 功能描述:68030RC33B |
| MC68030RC33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC40B | 制造商:Motorola Inc 功能描述:68030RC40B |
| MC68030RC40C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC50B | 制造商:Motorola Inc 功能描述:68030RC50B |
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