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參數資料
| 型號： | MC68040V |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 32/442頁 |
| 文件大小： | 2582K |
| 代理商： | MC68040V |
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MOTOROLA
M68040 USER’S MANUAL
1-11
1.9 NOTATIONAL CONVENTIONS
Table 1-3 lists the notation conventions used throughout this manual unless otherwise
specified.
Table 1-3. Notational Conventions
Single- And Double-Operand Operations
+
Arithmetic addition or postincrement indicator.
–
Arithmetic subtraction or predecrement indicator.
×
÷
Arithmetic multiplication.
Arithmetic division or conjunction symbol.
~
Invert; operand is logically complemented.
Λ
Logical AND
V
Logical OR
⊕
Logical exclusive OR
Source operand is moved to destination operand.
Two operands are exchanged.
<op>
Any double-operand operation.
<operand>tested
Operand is compared to zero and the condition codes are set appropriately.
sign-extended
All bits of the upper portion are made equal to the high-order bit of the lower portion.
Other Operations
TRAP
Equivalent to Format
÷
Offset Word
(SSP); SSP – 2
SSP; PC
(SSP); SSP – 4
SSP; SR
(SSP); SSP – 2
SSP; (Vector)
PC
Enter the stopped state, waiting for interrupts.
STOP
<operand>10
If <condition>
then <operations>
else <operations>
The operand is BCD; operations are performed in decimal.
Test the condition. If true, the operations after “then” are performed. If the condition is false
and the optional “else” clause is present, the operations after “else” are performed. If the
condition is false and else is omitted, the instruction performs no operation. Refer to the Bcc
instruction description as an example.
Register Specification
An
Any Address Register n (example: A3 is address register 3)
Ax, Ay
Source and destination address registers, respectively.
BR
Base Register—An, PC, or suppressed.
Dc
Data register D7–D0, used during compare.
Dh, Dl
Data registers high- or low-order 32 bits of product.
Dn
Any Data Register n (example: D5 is data register 5)
Dr, Dq
Data register’s remainder or quotient of divide.
Du
Data register D7–D0, used during update.
Dx, Dy
Source and destination data registers, respectively.
MRn
Any Memory Register n.
Rn
Any Address or Data Register
Rx, Ry
Any source and destination registers, respectively.
Xn
Index Register—An, Dn, or suppressed.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68EC040V | 32-Bit Microprocessors.(32位微處理器) |
| MC68LC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68160BFB | ENHANCED ETHERNET INTERFACE TRANSCEIVER |
| MC68160 | ENHANCED ETHERNET INTERFACE TRANSCEIVER |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC6805S2 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
| MC6805S2CL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
| MC6805S2CP | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
| MC6805S2CS | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
| MC6805S2L | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
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