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參數(shù)資料
| 型號(hào)： | MC68040V |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 381/442頁 |
| 文件大?。?/td> | 2582K |
| 代理商： | MC68040V |
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MOTOROLA
M68040 USER’S MANUAL
B-5
MC68EC040
REV2.3 (01/31/2000)
B.3.1 Access Control Registers
Each ACU has two independent access control registers (ACRs). The instruction ACU con-
tains the instruction access control registers (IACR0 and IACR1). The data ACU contains
the data access control registers (DACR0 and DACR1). Both ACRs provide and control sta-
tus information for access control of memory in the MC68EC040. Only programs that exe-
cute in the supervisor mode using the MOVEC instruction can directly access the ACRs.
The 32-bit ACRs each define blocks of MC68EC040:address space for access control.
These blocks of address space can overlap or be separate, and are a minimum of 16
Mbytes. Three blocks are used with two user-defined attributes, cachability control and
optional write protection. The ACRs specify a block of address space as serialized noncach-
able for peripheral selections and as write-through for shared blocks of address space in
multi-processing applications. The ACRs can be configured to support many embedded
control applications while maintaining cache integrity. Refer to
Data Caches
for details concerning cachability. Figure B-4 illustrates the ACR format.
Section 4 Instruction and
Figure B-4. MC68EC040 Access Control Register Format
ADDRESS BASE
This 8-bit field is compared with physical address bits A31–A24. Addresses that match in
this comparison (and are otherwise eligible) are accessible.
ADDRESS MASK
This 8-bit field contains a mask for the ADDRESS BASE field. Setting a bit in the AD-
DRESS MASK field causes the processor to ignore the corresponding bit in the AD-
DRESS BASE field. Setting some of the ADDRESS MASK bits to ones obtains blocks of
memory larger than 16 Mbytes. The low-order bits of this field are normally set to define
contiguous blocks larger than 16 Mbytes, although contiguous blocks are not required.
E—Enable
This bit enables and disables transparent translation of the block defined by this register.
Refer to
Section 3 Memory Management Unit (Except MC68EC040 and
MC68EC040V)
for details on transparent translation.
0 = Access control disabled.
1 = Access control enabled.
S—Supervisor/User Mode
This field specifies the way FC2 is used in matching an address:
00 =Match only if FC2 = 0 (user mode access).
01 =Match only if FC2 = 1 (supervisor mode access).
10, 11 =Ignore FC2 when matching.
31
24 23
16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
LOGICAL ADDRESS BASE
LOGICAL ADDRESS MASK E
S
0
0
0
U1
U0
0
CM
0
0
W
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68EC040V | 32-Bit Microprocessors.(32位微處理器) |
| MC68LC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68160BFB | ENHANCED ETHERNET INTERFACE TRANSCEIVER |
| MC68160 | ENHANCED ETHERNET INTERFACE TRANSCEIVER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC6805S2 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
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