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參數資料
| 型號： | MC68EN360FE33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 120/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360FE33 |
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Bus Operation
4-44
MC68360 USER’S MANUAL
MOTOROLA
Figure 4-30. Late Bus Error with DSACKx
In the second case, in which BERR is asserted after DSACKx is asserted, BERR must be
asserted within the time specified for purely asynchronous operation, or it must be asserted
and remain stable during the sample window around the next falling edge of the clock after
DSACKx is recognized. If BERR is not stable at this time, the QUICC may exhibit erratic
behavior. BERR has priority over DSACKx. In this case, data may be present on the bus but
may not be valid. This sequence can be used by systems that have memory error detection
and correction logic and by external cache memories.
4.5.2 Retry Operation
When both BERR and HALT are asserted by an external device during a bus cycle, the
QUICC enters the retry sequence shown in Figure 4-31. A delayed retry, which is similar to
the delayed bus error signal described previously, can also occur (see Figure 4-32). The
QUICC terminates the bus cycle, places the control signals in their inactive state, and does
not begin another bus cycle until the BERR and HALT signals are negated by external logic.
After a synchronization delay, the QUICC retries the previous cycle using the same access
information (address, function code, size, etc.). BERR should be negated before S2 of the
retried cycle to ensure correct operation of the retried cycle.
S0
S2
S4
S0
S2
S4
INTERNAL
PROCESSING
STACK
WRITE
WRITE
CYCLE
CLKO1
DSACKx
R/W
AS
DS
BERR
FC3–FC0
D31–D0
A31–A0
相關PDF資料 |
PDF描述 |
|---|---|
| MC68EN360RC25 | QUad Integrated Communications Controller Users Manual |
| MC68MH360FE25 | QUad Integrated Communications Controller Users Manual |
| MC68EN360RC33 | AC 4C 4#12 SKT PLUG 025 |
| MC68EN360ZP25 | QUad Integrated Communications Controller Users Manual |
| MC68MH360CFE25 | QUad Integrated Communications Controller Users Manual |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68EN360FS25C | 制造商:Motorola 功能描述:68EN360 S2C4B |
| MC68EN360RC25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360RC25C | 制造商:Motorola Inc 功能描述: |
| MC68EN360RC25L | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68EN360RC25V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
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