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參數資料
| 型號： | MC68EN360FE33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 56/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360FE33 |
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Signal Descriptions
2-8
MC68360 USER’S MANUAL
MOTOROLA
2.1.7.1 DATA AND SIZE ACKNOWLEDGE (DSACK1–DSACK0).
bidirectional signals allow asynchronous data transfers and dynamic data bus sizing
between the QUICC and external devices (see Table 2-3).
These two active-low
2.1.7.2 AUTOVECTOR/INTERRUPT ACKNOWLEDGE (AVEC/IACK5).
programmed to be an autovector input or the interrupt acknowledge 5 line output.
This pin can be
AVEC—This signal requests an automatic vector during an interrupt acknowledge cycle.
Refer to Section 6 System Integration Module (SIM60) for more information on the autovec-
tor function. AVEC need not be used if the QUICC supplies the vector internally.
IACK5—The QUICC asserts this pin to indicate the level of an external interrupt during an
interrupt acknowledge cycle at level 5. Peripherals can use the IACKx strobes instead of
monitoring the address bus and function codes to determine that an interrupt acknowledge
cycle is in progress and to obtain the current interrupt level. IACKx lines need not be used
when the vector is generated internally by the QUICC.
2.1.7.3 ADDRESS STROBE (AS).
indicate a valid address on the address bus. The function code, size, and read/write signals
are also valid when AS is asserted.
This bidirectional signal is driven by the bus master to
2.1.7.4 DATA STROBE (DS).
bus master to indicate that an external device should place valid data on the data bus. Dur-
ing a write cycle, the data strobe indicates that valid data is on the data bus.
During a read cycle, this input/output signal is driven by the
2.1.7.5 TRANSFER SIZE (SIZ1, SIZ0).
master to indicate the number of operand bytes remaining to be transferred in the current
bus cycle (see Table 2-4).
These bidirectional signals are driven by the bus
2.1.7.6 READ/WRITE (R/W).
ter to indicate the direction of data transfer on the bus. A logic one indicates a read from a
slave device; a logic zero indicates a write to a slave device.
This active-high bidirectional signal is driven by the bus mas-
Table 2-3. DSACKx Encoding
DSACK1
DSACK0
Result
1 (Negated)
1 (Negated)
Insert wait states in current bus cycle.
1 (Negated)
0 (Asserted)
Complete cycle—data bus port size is 8 bits.
0 (Asserted)
1 (Negated)
Complete cycle—data bus port size is 16 bits.
0 (Asserted)
0 (Asserted)
Complete cycle—data bus port size is 32 bits.
Table 2-4. SIZx Encoding
SIZ1
SIZ0
Transfer Size
0
1
Byte
1
0
Word
1
1
3 Bytes
0
0
Long Word
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PDF描述 |
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