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參數資料
| 型號： | MC68EN360RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 682/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360RC25 |
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Parallel I/O Ports
7-358
MC68360 USER’S MANUAL
MOTOROLA
(PAPAR) bit is cleared. Each pin is configured as a dedicated on-chip peripheral pin if the
corresponding PAPAR bit is set.
When the port a pin is configured as a general-purpose I/O pin, the signal direction for that
pin is determined by the corresponding control bit in the port A data direction register
(PADIR). The port A I/O pin is configured as an input if the corresponding PADIR bit is
cleared; it is configured as an output if the corresponding PADIR bit is set. All PAPAR bits
and PADIR bits are cleared on total system reset, configuring all port A pins as general-pur-
pose input pins.
NOTES:
1: Only available on REV C mask or later. NOT Available on REV A or B. And when PA6 or PA7 is not used as
TXD4 or RXD4 functions
Rev A mask is C63T
Rev B mask are C69T, and F35G
Current Rev C mask are E63C, E68C and F15W
If a port A pin is selected as a general-purpose I/O pin, it may be accessed through the port
A data register (PADAT). Data written to the PADAT is stored in an output latch. If a port A
pin is configured as an output, the output latch data is gated onto the port pin. In this case,
when PADAT is read, the port pin itself is read. If a port A pin is configured as an input, data
written to PADAT is still stored in the output latch but is prevented from reaching the port
pin. In this case, when PADAT is read, the state of the port pin is read.
If an input to a peripheral is not supplied from a pin, then a default value is supplied to the
on-chip peripheral as listed in Table 7-19.
Table 7-19. Port A Pin Assignment
Pin Function
PAPAR = 1
Input to On-Chip
Peripherals
Signal
PAPAR = 0
PADIR = 0
PADIR = 1
PA0
PORT A0
RXD1
RXD4
1
GND
PA1
PORT A1
TXD1
TXD4
1
—
PA2
PORT A2
RXD2
—
GND
PA3
PORT A3
TXD2
—
—
PA4
PORT A4
RXD3
L1TXDB
Undefined
PA5
PORT A5
TXD3
L1RXDB
GND
PA6
PORT A6
RXD4
L1TXDA
Undefined
PA7
PORT A7
TXD4
L1RXDA
L1RXDA = GND
PA8
PORT A8
CLK1/TIN1/L1RCLKA
BRGO1
CLK1/TIN1/L1RCLKA = BRGO1
PA9
PORT A9
CLK2
TOUT1
CLK2 = GND
PA10
PORT A10
CLK3/TIN2/L1TCLKA
BRGO2
CLK3/TIN2/L1TCLKA = BRGO2
PA11
PORT A11
CLK4
TOUT2
CLK4 = CLK8
PA12
PORT A12
CLK5/TIN3
BRGO3
CLK5/TIN3 = BRGO3
PA13
PORT A13
CLK6/L1RCLKB
TOUT3
CLK6/L1RCLKB = GND
PA14
PORT A14
CLK7/TIN4
BRGO4
CLK7/TIN4 = BRGO4
PA15
PORT A15
CLK8/L1TCLKB
TOUT4
CLK8/L1TCLKB = GND
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