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參數資料
| 型號： | MC68EN360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 SKT PLUG 025 |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 505/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360RC33 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-181
NOTE: Entries in boldface must be initialized by the user.
E—Empty
0 = The data buffer associated with this BD has been filled with received data, or data
reception has been aborted due to an error condition. The CPU32+ core is free to
examine or write to any fields of this Rx BD. The CP will not use this BD again while
the E-bit remains zero.
1 = The data buffer associated with this BD is empty, or reception is currently in
progress. This Rx BD and its associated receive buffer are owned by the CP. Once
the E-bit is set, the CPU32+ core should not write any fields of this Rx BD.
Bits 14, 8, 6—Reserved
W—Wrap (Final BD in Table)
0 = This is not the last buffer descriptor in the Rx BD table.
1 = This is the last buffer descriptor in the Rx BD table. After this buffer has been used,
the CP will receive incoming data into the first BD in the table (the BD pointed to
by RBASE). The number of Rx BD s in this table is programmable, and is deter-
mined only by the W-bit and the overall space constraints of the dual-port RAM.
I—Interrupt
0 = The RXB bit is not set after this buffer has been used, but RXF operation remains
unaffected.
1 = The RXB or RXF bit in the HDLC event register will be set when this buffer has
been used by the HDLC controller. These two bits may cause interrupts (if en-
abled).
L—Last in Frame
This bit is set by the HDLC controller when this buffer is the last in a frame. This implies
the reception of a closing flag or reception of an error, in which case one or more of the
CD, OV, AB, and LG bits are set. The HDLC controller will write the number of frame oc-
tets to the data length field.
0 = This buffer is not the last in a frame.
1 = This buffer is the last in a frame.
F—First in Frame
This bit is set by the HDLC controller when this buffer is the first in a frame.
0 = The buffer is not the first in a frame.
1 = The buffer is the first in a frame.
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
OFFSET + 0
E
—
W
I
L
F
CM
—
DE
—
LG
NO
AB
CR
OV
CD
OFFSET + 2
DATA LENGTH
OFFSET + 4
RX DATA BUFFER POINTER
OFFSET + 6
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PDF描述 |
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參數描述 |
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