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參數(shù)資料
| 型號： | MC68EN360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 SKT PLUG 025 |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 770/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360RC33 |
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Applications
9-50
MC68360 USER’S MANUAL
MOTOROLA
SYNC is not used in this design since there is only one QUICC. It should be cleared.
OPAR may be chosen by the user.
PBEE should be cleared because parity errors should not generate bus errors in
MC68040 companion mode.
TSS40 should be set to meet MC68EC040 electrical specification 11. However, it may be
cleared for faster operation if spec 11 is reduced from 30 ns to 25 ns because of a lightly
loaded MC68EC040 bus.
NCS should normally be set.
DWQ should be cleared since page mode is not allowed in MC68040 companion mode.
DW40 depends on the timing analysis.
AMUX should be cleared.
The memory controller status register (MSTAT) is used for reporting write protect and parity
errors and does not require initialization.
The eight base registers (BRs), one for each memory bank, should be configured as follows:
The BA27–BA11 bits may be set as desired. Different memory arrays should not overlap.
BA31–BA28 should be cleared since the byte write lines are used with an external master
in the system.
For simplicity, FC3–FC0 can be cleared.
TRLXQ should normally be cleared for memory interfaces.
BACK40 should be set if the QUICC provides bursting for the MC68EC040 accesses to
standard SRAM and DRAM.
CSNT40 should normally be set.
CSNTQ should normally be cleared.
PAREN should be set for memory banks that use parity.
WP should be set for EPROM, burst EPROM, and flash EPROM; otherwise, it should be
cleared.
V should be set if the memory bank is used.
The eight option registers (ORs), one for each memory bank, should be configured as fol-
lows:
The TCYC bits should be set to determine the number of wait states required.
The AM27–AM11 bits should be set to determine the block size of the chip select or RASx
line. This should be the total number of bytes in each memory array except the EEPROM,
which should be 32 Kbytes rather than 8 Kbytes.
FCM3–FCM0 may be set to all zeros to allow the chip select or RASx line to assert on all
function codes except CPU space (interrupt acknowledge). It is advisable to program
FCM3–FCM0 to zeros, at least during the initial stages of debugging.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MC68MH360CFE25 | QUad Integrated Communications Controller Users Manual |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MC68EN360VR33L | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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