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參數(shù)資料
| 型號： | MC68EN360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 SKT PLUG 025 |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 693/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360RC33 |
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CPM Interrupt Controller (CPIC)
MOTOROLA
MC68360 USER’S MANUAL
7-369
EXTx— External Request to the RISC
0 = PCx is a general-purpose interrupt I/O pin, with the direction controlled in PCDIR.
If PCDIR configures this pin as an input, this pin can generate an interrupt to the
CPU32+ core, as controlled by the PCINT bits.
1 = PCx becomes an external request to the RISC controller instead of being a gener-
al-purpose interrupt pin. The corresponding PCINT bits control when a request is
generated.
NOTE
EXTx should only be set, if the user is instructed to do so, during
the initialization of a Motorola-supplied RAM microcode.
7.14.10.5 PORT C INTERRUPT CONTROL REGISTER (PCINT).
PCINT is a 16-bit read-
write register. Each defined bit in the PCINT corresponds to a port C line to determine
whether the corresponding port C line will assert an interrupt request upon a high-to-low
change or any change on the pin. The PCINT is cleared at reset.
Bits 15–12—Reserved.
These bits should be written with zeros.
EDMx—Edge Detect Mode for Line x
The corresponding port C line (PCx) will assert an interrupt request according to the fol-
lowing:
0 = Any change on PCx generates an interrupt request.
1 = High-to low change on PCx generates an interrupt request.
7.15 CPM INTERRUPT CONTROLLER (CPIC)
The CPIC is the focal point for all interrupts associated with the CPM. The CPIC accepts and
prioritizes all the internal and external interrupt requests from all functional blocks associ-
ated with the CPM. It is also responsible for generating a vector during the CPU interrupt
acknowledge cycle.
The CPIC contains has the following key features:
Twenty-Eight Interrupt Sources (16 Internal and 12 External)
Sources May Be Assigned to a Programmable Interrupt Level (1–7)
Programmable Priority Between SCCs
Two Priority Schemes for the SCCs
Programmable Highest Priority Request
Fully Nested Interrupt Environment
Unique Vector Number for Each Interrupt Source
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
—
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EDM1
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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