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參數資料
| 型號： | MC68MH360FE25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 824/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68MH360FE25V |
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Electrical Characteristics
10-12
MC68360 USER’S MANUAL
MOTOROLA
10.9BUS OPERATION AC TIMING SPECIFICATIONS (CONTINUED
NOTES:
1. All AC timing is shown with respect to 0.8 V and 2.0 V levels unless otherwise noted.
2. This number can be reduced to 5 ns if strobes have equal loads.
3. If multiple chip selects are used, the
CSˉ
width negated (#15) applies to the time from the negation of a heavily load-
ed chip select to the assertion of a lightly loaded chip select.
4. These hold times are specified with respect to
DS
or
CSˉ
on asynchronous reads and with respect to CLKO1 on fast
termination reads. The user is free to use either hold time for fast termination reads.
5. If the asynchronous setup time (#47) requirements are satisfied, the
DSACKˉ
low to data setup time (#31) and
DSACKˉ
low to
BERR
low setup time (#48) can be ignored. The data must only satisfy the data-in to CLKO1 low
setup time (#27) for the following clock cycle:
BERR
must only satisfy the late
BERR
low to CLKO1 low setup time
(#27A) for the following clock cycle.
6. To ensure coherency during every operand transfer,
BG
will not be asserted in response to
BR
until after cycles of
the current operand transfer are complete and
RMC
is negated.
7. In the absence of
DSACKˉ
,
BERR
is an asynchronous input using the asynchronous setup time (#47).
8. During interrupt acknowledge cycles, the processor may insert up to two wait states between states S0 and S1.
9. These specs are for Synchronous Arbitration only. ASTM=1.
10.These
CSˉ
specs are for TRLX=0. If
RASˉ
and
RASˉDD
are connected together, reduce max value of
RASˉ
spec-
ification by 1.5ns.
11.These
CSˉ
specs are for TRLX=1. If
RASˉ
and
RASˉDD
are connected together, reduce max value of
RASˉ
spec-
ification by 1.5ns.
12.These
CSˉ
specs are for CSNTQ=0.
13.These
CSˉ
specs are for CSNTQ=1; or
RASˉ
specs for DRAM accesses.
14.These specs are read cycles with parity check and PBEE=1.
15.These specs are read cycles with parity check and PBEE=0,PAREN=1.
16.These
RASˉ
specs are for page miss case.
17. These specifications only apply to
CSˉ/RASˉ
pins.
18. This specification applies to non fast termination cycles. In fast termination cycles, the BERR signal must be negated
by 20ns after negation of AS, DS.
Num.
Characteristic
Symbol
3.3 V/5.0 V
25.0 MHz
Min
0
5.0V
Unit
33.34MHz
Min
0
Max
35
Max
88
CLKO1 High to
IFETCH
High Impedance
tIFZ
tIF
tCHPA
tCHPN
tRMIN
26.25
ns
89
CLKO1 High to
IFETCH
Valid
0
35
0
26.25
ns
90
CLKO1 High to
PERR
Asserted
0
20
0
15
ns
91
CLKO1 High to
PERR
Negated
0
20
0
15
ns
92
Minimum Vcc Ramp-Up Time At Power-On Reset
5
-
5
-
ms
相關PDF資料 |
PDF描述 |
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