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參數(shù)資料
| 型號： | MC68MH360FE25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數(shù)： | 98/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360FE25V |
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Bus Operation
4-22
MC68360 USER’S MANUAL
MOTOROLA
Figure 4-14. Fast Termination Timing
NOTES
When using the fast termination option (cycle length is two
clocks), DS is asserted only in a read cycle, not in a write cycle.
DSACKx is only internally asserted for fast termination cycles.
4.3 DATA TRANSFER CYCLES
The transfer of data between the QUICC and other devices involves the following signals:
Address Bus A31–A0
Data Bus D31–D0
Control Signals
The address and data buses are both parallel, nonmultiplexed buses. The bus master
moves data on the bus by issuing control signals, and the bus uses a handshake protocol
to ensure correct movement of the data. In all bus cycles, the bus master is responsible for
deskewing all signals it issues at both the start and end of the cycle. In addition, the bus mas-
ter is responsible for deskewing the acknowledge and data signals from the slave devices.
The following paragraphs define read, write, and read-modify-write cycle operations. Each
bus cycle is defined as a succession of states that apply to the bus operation. These states
are different from the QUICC states described for the CPU32+. The clock cycles used in the
descriptions and timing diagrams of data transfer cycles are independent of the clock fre-
quency. Bus operations are described in terms of external bus states.
CLKO1
R/W
S0
S2
SW
SW
S4
S0
S4
S0
S4
S0
AS
DS
DSACKx
D31–D0
S1
S3
S5
S1
S5
S1
S5
SW
*
SW
*
FAST
TERMINATION
READ
TWO WAIT STATES IN READ
*
DSACKx only internally asserted for fast termination cycles.
FAST
TERMINATION
WRITE
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PDF描述 |
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