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參數(shù)資料
| 型號： | MC68MH360RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 134/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC25 |
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Bus Operation
4-58
MC68360 USER’S MANUAL
MOTOROLA
The QUICC has another mechanism to assign priorities to the bus masters. A new pin called
bus clear in (BCLRI) is defined. BCLRI indicates to the QUICC that a request is being made
for the QUICC to release the system bus. The QUICC will then clear all internal bus masters
with an arbitration ID smaller than the programmed value of the bus clear in ID (BCLRIID)
in the MCR.
Slave (disable CPU32+) mode bus arbitration has fewer arbitration modes than exist in a
normal mode, since in slave mode, the SHEN1-SHEN0 bits are forced to be "00":
In synchronous mode (ASTM bit in the MCR is set), BG and BGACK have synchronous
timing, and the minimal delay between the assertion of BG (negation of BGACK) and
the assertion of BGACK is one clock.
In asynchronous mode, the minimum time for BGACK assertion after BG is asserted
(BGACK is negated) depends on internal synchronization.
The QUICC will not request the external bus (assert BR) when one of its internal mas-
ters is making an internal access. The QUICC will request the external bus only when
one of its internal masters is beginning an external access. In this case, the arbitration
overhead (external bus idle time is minimal).
See Figure 4-40 for the slave mode bus arbitration timing diagram.
Figure 4-40. Slave Mode Bus Arbitration Timing Diagram
BR (OUT)
BG (IN)
BGACK
(IN/OUT)
S0
S2
S3
S4
S1
S5
A31–A0
AS
DS
DSACK1-DSACK0
D31–D0
R/W
1. Synchronous arbitration with SHEN1–SHEN0 = 00.
2. Minimum bus idle time.
NOTES:
CLKO1
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