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參數資料
| 型號： | MC68MH360RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 51/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC25 |
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Signal Descriptions
MOTOROLA
MC68360 USER’S MANUAL
2-3
Table 2-1. System Bus Signal Index (Normal Operation)
Group
Signal Name
Mnemonic
Function
Address
Address Bus
A27–A0
Lower 27 bits of address bus. (I/O)
Address Bus/Byte
Write Enables
A31–A28/
WE0–WE3
Upper four bits of address bus (I/O), or byte write enable sig-
nals (O) for accesses to external memory or peripherals.
Function Codes
FC3–FC0
Identifies the processor state and the address space of the
current bus cycle. (I/O)
Data
Data Bus 31–16
D31–D16
Upper 16-bit data bus used to transfer byte or word data.
Used in 16-bit bus mode (I/O).
Data Bus 15–0
D15–D0
Lower 16-bit data bus used to transfer 3-byte or long-word
data (I/O). Not used in 16-bit bus mode.
Parity
Parity 2–0
PRTY2–PRTY0
Parity signals for byte writes/reads from/to external memory
module (I/O).
Parity3/16BM
PRTY3/16BM
Parity signals for byte writes/reads from/to external memory
module or defines 16-bit bus mode. (I/O)
Parity Error
PERR
Indicates a parity error during a read cycle. (O)
Memory
Controller
Chip Select/Row Ad-
dress Select 7/
Interrupt Acknowl-
edge 7
CS/RAS7/IACK7
Enables peripherals or DRAMs at programmed addresses
(O) or interrupt level 7 acknowledge line (O).
Chip Select 6–0/
Row Address Select
6–0
CS6–CS0/
RAS6–RAS0
Enables peripherals or DRAMs at programmed addresses.
(O)
Column Address Se-
lect 3–0/Interrupt Ac-
knowledge 1, 2, 3, 6
CAS3-CAS0/
IACK6,3,2,1
DRAM column address select or interrupt level acknowledge
lines. (O)
Bus Arbitration Bus Request
BR
Indicates that an external device requires bus mastership. (I)
Bus Grant
BG
Indicates that the current bus cycle is complete and the
QUICC has relinquished the bus. (O)
Bus Grant Acknowl-
edge
BGACK
Indicates that an external device has assumed bus master-
ship. (I)
Read-Modify-Write
Cycle/Initial Configu-
ration 0
RMC/CONFIG0
Identifies the bus cycle as part of an indivisible read-modify-
write operation (I/O) or initial QUICC configuration select (I).
Bus Clear Out/
Initial Configuration
1/Row Address Se-
lect 2 Double-Drive
BCLRO/CONFIG1/
RAS2DD
Indicates that an internal device requires the external bus
(Open-Drain O) or initial QUICC configuration select (I) or
row address select 2 double-drive output (O).
Bus Control
Data and Size Ac-
knowledge
DSACK1–DSACK0
Provides asynchronous data transfer acknowledgement and
dynamic bus sizing (open-drain I/O but driven high before
three-stated).
Address Strobe
AS
Indicates that a valid address is on the address bus. (I/O)
Data Strobe
DS
During a read cycle, DS indicates that an external device
should place valid data on the data bus. During a write cycle,
DS indicates that valid data is on the data bus. (I/O)
Size
SIZ1–SIZ0
Indicates the number of bytes remaining to be transferred for
this cycle. (I/O)
Read/Write
R/W
Indicates the direction of data transfer on the bus. (I/O)
Output Enable/
Address Multiplex
OE/AMUX
Active during a read cycle indicates that an external device
should place valid data on the data bus (O) or provides a
strobe for external address multiplexing in DRAM accesses
if internal multiplexing is not used (O).
Interrupt
Control
Interrupt Request
Level 7–1
IRQ7–IRQ1
Provides external interrupt requests to the CPU32+ at prior-
ity levels 7–1. (I)
Autovector/Interrupt
Acknowledge 5
AVEC/IACK5
Autovector request during an interrupt acknowledge cycle
(open-drain I/O) or interrupt level 5 acknowledge line (O).
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