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參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZA8 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 174/255頁(yè) |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZA8 |
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www.ti.com
10
8
4
3
7
12
5
6
14
2
3
13
Stop
Start
Repeated
Start
Stop
SDA
SCL
1
11
9
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Figure 8-42. I2C Receive Timings
Table 8-53. Switching Characteristics for I2C Timings
(1)
(see
Figure 8-43
)
-850
A-1000
-1000
NO.
PARAMETER
UNIT
STANDARD MODE
MIN
10
FAST MODE
MIN
2.5
MAX
MAX
16
t
c(SCL)
Cycle time, SCL
Delay time, SCL high to SDA low (for a
repeated START condition)
Delay time, SDA low to SCL low (for a START
and a repeated START condition)
Pulse duration, SCL low
Pulse duration, SCL high
Delay time, SDA valid to SCL high
Valid time, SDA valid after SCL low (For I
2
C
bus devices)
Pulse duration, SDA high between STOP and
START conditions
Rise time, SDA
Rise time, SCL
Fall time, SDA
Fall time, SCL
Delay time, SCL high to SDA high (for STOP
condition)
Capacitance for each I2C pin
μ
s
17
t
d(SCLH-SDAL)
4.7
0.6
μ
s
18
t
d(SDAL-SCLL)
4
0.6
μ
s
19
20
21
t
w(SCLL)
t
w(SCLH)
t
d(SDAV-SDLH)
4.7
1.3
0.6
100
μ
s
μ
s
ns
4
250
22
t
v(SDLL-SDAV)
0
0
0.9
μ
s
23
t
w(SDAH)
4.7
1.3
μ
s
24
25
26
27
t
r(SDA)
t
r(SCL)
t
f(SDA)
t
f(SCL)
1000
1000
300
300
20 + 0.1C
b(1)
20 + 0.1C
b(1)
20 + 0.1C
b(1)
20 + 0.1C
b(1)
300
300
300
300
ns
ns
ns
ns
28
t
d(SCLH-SDAH)
4
0.6
μ
s
29
C
p
10
10
pF
(1)
C
b
= total capacitance of one bus line in pF. If mixed with HS-mode devices, faster fall-times are allowed.
C64x+ Peripheral Information and Electrical Specifications
174
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