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參數資料
型號: KMC8113TMP4800V
廠商: Freescale Semiconductor
文件頁數: 35/44頁
文件大小: 0K
描述: IC DSP 300/400MHZ 431FCPGA
標準包裝: 2
系列: StarCore
類型: SC140 內核
接口: 以太網,I²C,TDM,UART
時鐘速率: 400MHz
非易失內存: 外部
芯片上RAM: 1.436MB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.10V
工作溫度: -40°C ~ 105°C
安裝類型: 表面貼裝
封裝/外殼: 431-BFBGA,FCBGA
供應商設備封裝: 431-FCPBGA(20x20)
包裝: 托盤
MSC8113 Tri-Core Digital Signal Processor Data Sheet, Rev. 1
Hardware Design Considerations
Freescale Semiconductor
40
If there is an external bus master (BCR[EBM] = 1):
BR, BG, DBG, and TS must be pulled up.
EXT_BR[2–3], EXT_BG[2–3], and EXT_DBG[2–3] must be pulled up if multiplexed to the system bus
functionality.
In single-master mode, ABB and DBB can be selected as IRQ inputs and be connected to the non-active value. In other
modes, they must be pulled up.
Note:
The MSC8113 does not support DLL-enabled mode. For the following two clock schemes, ensure that the DLL is
disabled (that is, the DLLDIS bit in the Hard Reset Configuration Word is set).
If no system synchronization is required (for example, the design does not use SDRAM), you can use any of the
available clock modes.
In the CLKIN synchronization mode, use the following connections:
— Connect the oscillator output through a buffer to CLKIN.
— Connect the CLKIN buffer output to the slave device (for example, SDRAM) making sure that the delay path
between the clock buffer to the MSC8113 and the SDRAM is equal (that is, has a skew less than 100 ps).
— Valid clock modes in this scheme are: 0, 7, 15, 19, 21, 23, 28, 29, 30, and 31.
Note:
See the Clock chapter in the MSC8113 Reference Manual for details.
If the 60x-compatible system bus is not used and SIUMCR[PBSE] is set, PPBS can be disconnected. Otherwise, it
should be pulled up.
The following signals: SWTE, DSISYNC, DSI64, MODCK[1–2], CNFGS, CHIPID[0–3], RSTCONF and BM[0–2] are
used to configure the MSC8113 and are sampled on the deassertion of the PORESET signal. Therefore, they should
be tied to GND or VDDH or through a pull-down or a pull-up resistor until the deassertion of the PORESET signal.
When they are used, INT_OUT (if SIUMCR[INTODC] is cleared), NMI_OUT, and IRQxx (if not full drive) signals must
be pulled up.
When the Ethernet controller is enabled and the SMII mode is selected, GPIO10 and GPIO14 must not be connected
externally to any signal line.
Note:
For details on configuration, see the MSC8113 User’s Guide and MSC8113 Reference Manual. For additional
information, refer to the MSC8113 Design Checklist (ANxxxx).
3.4
External SDRAM Selection
The external bus speed implemented in a system determines the speed of the SDRAM used on that bus. However, because of
differences in timing characteristics among various SDRAM manufacturers, you may have use a faster speed rated SDRAM to
assure efficient data transfer across the bus. For example, for 133 MHz operation, you may have to use 133 or 166 MHz
SDRAM. Always perform a detailed timing analysis using the MSC8113 bus timing values and the manufacturer specifications
for the SDRAM to ensure correct operation within your system design. The output delay listed in SDRAM specifications is
usually given for a load of 30 pF. Scale the number to your specific board load using the typical scaling number provided by
the SDRAM manufacturer.
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PDF描述
KMC8113TMP3600V IC DSP 300/400MHZ 431FCPGA
VE-2W2-CW-F1 CONVERTER MOD DC/DC 15V 100W
10018784-11112TLF CONN PCI EXPRESS 98POS VERT PCB
10018784-11102TLF CONN PCI EXPRESS 98POS VERT PCB
AMC22DRXI CONN EDGECARD 44POS .100 DIP SLD
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參數描述
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