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參數資料
| 型號： | MC68030FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 25 MHz, MICROPROCESSOR, CQFP132 |
| 封裝： | CERAMIC, QFP-132 |
| 文件頁數： | 196/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030FE25 |
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Bus Operation
7-50
MC68030 USER’S MANUAL
MOTOROLA
State 11
The processor negates AS and DS during S11. It holds the address and data valid during
S11 to provide address hold time for memory systems. R/W and FC0–FC2 also remain
valid throughout S11.
If more than one write cycle is required, S6-S11 are repeated for each write cycle.
The external device keeps DSACKx asserted until it detects the negation of AS or DS
(whichever it detects first). The device must remove its data and negate DSACKx within
approximately one clock period after sensing the negation of AS or DS.
7.3.4 Synchronous Read Cycle
A synchronous read cycle is terminated differently from an asynchronous read cycle;
otherwise, the cycles assert and respond to the same signals, in the same sequence.
STERM rather than DSACKx is asserted by the addressed external device to terminate a
synchronous read cycle. Since STERM must meet the synchronous setup and hold times
with respect to all rising edges of the clock while AS is asserted, it does not need to be
synchronized by the processor. Only devices with 32-bit ports may assert STERM. STERM
is also used with the CBREQ and CBACK signals during burst mode operation. It provides
a two-clock (minimum) bus cycle for 32-bit ports and single-clock (minimum) burst accesses,
although wait states can be inserted for these cycles as well. Therefore, a synchronous
cycle terminated with STERM with one wait cycle is a three-clock bus cycle. However, note
that STERM is asserted one-half clock later than DSACKx would be for a similar
asynchronous cycle with zero wait cycles (also three clocks). Thus, if dynamic bus sizing is
not needed, STERM can be used to provide more decision time in an external cache design
than is available with DSACKx for three-clock accesses.
Figure 7-31 is a flowchart of a synchronous long-word read cycle. Byte and word operations
are similar. Figure 7-32 is a functional timing diagram of a synchronous long-word read
cycle.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030RC20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC25 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030FE25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC16B | 制造商:Motorola Inc 功能描述:MC68030RC16B |
| MC68030RC16C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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