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參數資料
| 型號： | MC68030FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 25 MHz, MICROPROCESSOR, CQFP132 |
| 封裝： | CERAMIC, QFP-132 |
| 文件頁數： | 245/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030FE25 |
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Bus Operation
7-99
MC68030 USER’S MANUAL
MOTOROLA
maintains BGACK during the entire bus cycle (or cycles) for which it is bus master. The
following conditions must be met for an external device to assume mastership of the bus
through the normal bus arbitration procedure:
It must have received BG through the arbitration process.
AS must be negated, indicating that no bus cycle is in progress, and the external device
must ensure that all appropriate processor signals have been placed in the high-imped-
ance state (by observing specification #7 in MC68030EC/D, MC68030 Electrical Spec-
ifications).
The termination signal (DSACKx or STERM) for the most recent cycle must have be-
come inactive, indicating that external devices are off the bus (optional, refer to
7.7.3
Bus Grant Acknowledge
).
BGACK must be inactive, indicating that no other bus master has claimed ownership
of the bus.
Figure 7-59 is a flowchart showing the detail involved in bus arbitration for a single device.
Figure 7-60 is a timing diagram for the same operation. This technique allows processing of
bus requests during data transfer cycles.
The timing diagram shows that BR is negated at the time that BGACK is asserted. This type
of operation applies to a system consisting of the processor and one device capable of bus
mastership. In a system having a number of devices capable of bus mastership, the bus
request line from each device can be wire-ORed to the processor. In such a system, more
than one bus request can be asserted simultaneously.
The timing diagram in Figure 7-60 shows that BG is negated a few clock cycles after the
transition of the BGACK signal. However, if bus requests are still pending after the negation
of BG, the processor asserts another BG within a few clock cycles after it was negated. This
additional assertion of BG allows external arbitration circuitry to select the next bus master
before the current bus master has finished with the bus. The following paragraphs provide
additional information about the three steps in the arbitration process.
Bus arbitration requests are recognized during normal processing, RESET assertion, HALT
assertion, and even when the processor has halted due to a double bus fault.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030RC20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC25 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030RC33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE20 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68030 | QUad Integrated Communications Controller Users Manual |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030FE25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030RC16B | 制造商:Motorola Inc 功能描述:MC68030RC16B |
| MC68030RC16C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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