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參數資料
| 型號： | MC68MH360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 467/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC33 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-143
By appropriately setting the GSMR, any of the SCC channels may be configured to function
as a UART.
The UART provides standard serial I/O using asynchronous character-oriented (start-stop)
protocols with RS-232C-type lines. The UART may be used to communicate with any exist-
ing RS-232-type device.
The UART provides a port for serial communication to other microprocessors, terminals,
etc., either locally or via modems. It includes facilities for communication using standard
asynchronous bit rates and protocols. The UART supports a multidrop mode for master/
slave operation with wake-up capability on both idle line and address bit. The UART also
supports a synchronous mode of operation where a clock must be provided with each bit
received.
The UART transmits data from memory (either internal or external) to the TXD line and
receives data from the RXD line into memory. In a synchronous UART mode, the clock must
also be supplied. It may be generated internally or externally. Modem lines are supported
via the port C pins.
The UART consists of separate transmit and receive sections whose operations are asyn-
chronous with the CPU32+ core.
7.10.16.1 UART KEY FEATURES.
The UART contains the following key features:
Flexible Message-Oriented Data Structure
Implements Synchronous and Asynchronous UART
Multidrop Operation
Receiver Wake-Up on Idle Line or Address Mode
Eight Control Character Comparison
Two Address Comparison
Maintenance of Four 16-Bit Error Counters
Received Break Character Length Indication
Programmable Data Length (5–8 Bits)
Programmable 1 to 2 Stop Bits in Transmission
Capable of Reception without a Stop Bit
Programmable Fractional Stop Bit Length
Even/Odd/Force/No Parity Generation
Even/Odd/Force/No Parity Check
Frame Error, Noise Error, Break, and idle Detection
Transmit Preamble and Break Sequences
Freeze Transmission Option with Low-Latency Stop
7.10.16.2 NORMAL ASYNCHRONOUS MODE.
In a normal asynchronous mode, the re-
ceive shift register receives the incoming data on the RXDx pin. The length and format
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