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參數資料
| 型號： | MC68030FE20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 20 MHz, MICROPROCESSOR, CQFP132 |
| 封裝： | CERAMIC, QFP-132 |
| 文件頁數： | 132/602頁 |
| 文件大?。?/td> | 3863K |
| 代理商： | MC68030FE20 |
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On-Chip Cache Memories
MOTOROLA
MC68030 USER’S MANUAL
6-3
6.1 ON-CHIP CACHE ORGANIZATION AND OPERATION
Both on-chip caches are 256-byte direct-mapped caches, each organized as 16 lines. Each
line consists of four entries, and each entry contains four bytes. The tag field for each line
contains a valid bit for each entry in the line; each entry is independently replaceable. When
appropriate, the bus controller requests a burst mode operation to replace an entire cache
line. The cache control register (CACR) is accessible by supervisor programs to control the
operation of both caches.
System hardware can assert the cache disable (CDIS) signal to disable both caches. The
assertion of CDIS disables the caches, regardless of the state of the enable bits in CACR.
CDIS is primarily intended for use by in-circuit emulators.
Another input signal, cache inhibit in (CIIN), inhibits caching of data reads or instruction
prefetches on a bus-cycle by bus-cycle basis. Examples of data that should not be cached
are data for I/O devices and data from memory devices that cannot supply a full port width
of data, regardless of the size of the required operand.
Subsequent paragraphs describe how CIIN is used during the filling of the caches.
An output signal, cache inhibit out (CIOUT), reflects the state of the cache inhibit (CI) bit from
the MMU of either the address translation cache entry that corresponds to a specified logical
address or the transparent translation register that corresponds to that address. Whenever
the appropriate CI bit is set for either a read or a write access and an external bus cycle is
required, CIOUT is asserted and the instruction and data caches are ignored for the access.
This signal can also be used by external hardware to inhibit caching in external caches.
Whenever a read access occurs and the required instruction word or data operand is
resident in the appropriate on-chip cache (no external bus cycle is required), the MMU is
completely ignored, unless an invalid translation resides in the MMU at that time (see next
two paragraphs). Therefore, the state of the corresponding CI bits in the MMU are also
ignored. The MMU is used to validate all accesses that require external bus cycles; an
address translation must be available and valid, protections are checked, and the CIOUT
signal is asserted appropriately.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68EC040V | 32-Bit Microprocessors.(32位微處理器) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030FE20C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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