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參數(shù)資料
| 型號(hào)： | MC68030FE20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 20 MHz, MICROPROCESSOR, CQFP132 |
| 封裝： | CERAMIC, QFP-132 |
| 文件頁數(shù)： | 155/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030FE20 |
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Bus Operation
7-8
MC68030 USER’S MANUAL
MOTOROLA
Figure 7-4 shows the required organization of data ports on the MC68030 bus for 8, 16, and
32-bit devices. The four bytes shown in Figure 7-4 are connected through the internal data
bus and data multiplexer to the external data bus. This path is the means through which the
MC68030 supports dynamic bus sizing and operand misalignment. Refer to
Misaligned Operands
for the definition of misaligned operand. The data multiplexer
establishes the necessary connections for different combinations of address and data sizes.
7.2.2
The multiplexer takes the four bytes of the 32-bit bus and routes them to their required
positions. For example, OP0 can be routed to D24–D31, as would be the normal case, or it
can be routed to any other byte position to support a misaligned transfer. The same is true
for any of the operand bytes. The positioning of bytes is determined by the size (SIZ0 and
SIZ1) and address (A0 and A1) outputs.
The SIZ0 and SIZ1 outputs indicate the remaining number of bytes to be transferred during
the current bus cycle, as shown in Table 7-2.
The number of bytes transferred during a write or noncachable read bus cycle is equal to or
less than the size indicated by the SIZ0 and SIZ1 outputs, depending on port width and
operand alignment. For example, during the first bus cycle of a long-word transfer to a word
port, the size outputs indicate that four bytes are to be transferred, although only two bytes
are moved on that bus cycle. Cachable read cycles must always transfer the number of
bytes indicated by the port size.
A0 and A1 also affect operation of the data multiplexer. During an operand transfer, A2–A31
indicate the long-word base address of that portion of the operand to be accessed; A0 and
A1 indicate the byte offset from the base. Table 7-3 shows the encodings of A0 and A1 and
the corresponding byte offsets from the long-word base.
Figure 7-3. Internal Operand Representation
OP0
OP1
OP2
OP3
31
0
15
0
OP2
OP3
7
0
LONG WORD OPERAND
WORD OPERAND
BYTE OPERAND
OP3
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68EC040V | 32-Bit Microprocessors.(32位微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68030FE20C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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