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參數(shù)資料
| 型號： | MC68030FE20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 20 MHz, MICROPROCESSOR, CQFP132 |
| 封裝： | CERAMIC, QFP-132 |
| 文件頁數(shù)： | 174/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030FE20 |
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Bus Operation
MOTOROLA
MC68030 USER’S MANUAL
7-27
7.2.8 Asynchronous Operation
The MC68030 bus may be used in an asynchonous manner. In that case, the external
devices connected to the bus can operate at clock frequencies different from the clock for
the MC68030. Asynchronous operation requires using only the handshake line (AS, DS,
DSACK1, DSACK0, BERR, and HALT) to control data transfers. Using this method, AS
signals the start of a bus cycle, and DS is used as a condition for valid data on a write cycle.
Decoding the size outputs and lower address lines (A0 and A1) provides strobes that select
the active portion of the data bus. The slave device (memory or peripheral) then responds
by placing the requested data on the correct portion of the data bus for a read cycle or
latching the data on a write cycle, and asserting the DSACK1/DSACK0 combination that
corresponds to the port size to terminate the cycle. If no slave responds or the access is
invalid, external control logic asserts the BERR or BERR and HALT signal(s) to abort or retry
the bus cycle, respectively.
The DSACKx signals can be asserted before the data from a slave device is valid on a read
cycle. The length of time that DSACKx may precede data is given by parameter #31, and it
must be met in any asynchronous system to insure that valid data is latched into the
processor. (Refer to MC68030EC/D, MC68030 Electrical Specificationsfor timing
parameters.) Notice that no maximum time is specified from the assertion of AS to the
assertion of DSACKx. Although the processor can transfer data in a minimum of three clock
cycles when the cycle is terminated with DSACKx, the processor inserts wait cycles in clock
period increments until DSACKx is recognized.
The BERR and/or HALT signals can be asserted after the DSACKx signal(s) is asserted.
BERR and/or HALT must be asserted within the time given as parameter #48, after DSACKx
is asserted in any asynchronous system. If this maximum delay time is violated, the
processor may exhibit erratic behavior.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68EC040V | 32-Bit Microprocessors.(32位微處理器) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC68030FE20C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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