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參數(shù)資料
| 型號： | MC68030FE20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 20 MHz, MICROPROCESSOR, CQFP132 |
| 封裝： | CERAMIC, QFP-132 |
| 文件頁數(shù)： | 456/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030FE20 |
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Instruction Execution Timing
MOTOROLA
MC68030 USER’S MANUAL
11-21
Using the general Equation (11-2), calculate as follows:
Execution Time
= CCea
1
+[CCop
1
-min(Hop
1
,Tea
1
)]+[CCea
2
-min(Hea
2
,Top
1
)]+
[CCop
2
-min(Hop
2
,Tea
2
)]+[CCea
3
-min(Hea
3
,Top
2
)]+
[CCop
3
-min(Hop
3
,Tea
3
)]+[CCea
4
-min(Hea
4
,Top
3
)]+
[CCop
4
-min(Hop
4
,Tea
4
)]+[CCea
5
-min(Hea
5
,Top
4
)]+
[CCop
5
-min(Hop
5
,Tea
5
)]
= 8+[10-min(4,2)]+[16-min(4,2)]+
[5-min(0,2)]+[4-min(10,3)]+[18-min(6,0)]+[8-min(14,2)]+
[18-min(6,0)]+[14-min(6,0)]+[24-min(2,0)
= 8+8+14+5+1+18;+6+18+14+24
= 116 clock periods
The next example is the data cache hit example from
11.4 Effect of Data Cache
with two
wait states per cycle (four-clock read/write). Hits in the data cache and instruction cache are
assumed. Three lines are shown for each timing. The first is the timing from the appropriate
table. The second is the timing adjusted for a data cache hit. The third adds wait states only
to write operations since the read operations hit in the cache and cause no delay. The third
line for each timing is used to calculate the instruction cache execution time; it is shown in
boldface type.
Instruction
1. ADD.L
2. AND.L
3. MOVE.L
4. TAS
-(A1),D1
D1,([A2])
(A6),(8,A1)
(A3)+
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
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參數(shù)描述 |
|---|---|
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| MC68030FE25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
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