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參數資料
| 型號： | MC68030FE20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | ENHANCED 32-BIT MICROPROCESSOR |
| 中文描述： | 32-BIT, 20 MHz, MICROPROCESSOR, CQFP132 |
| 封裝： | CERAMIC, QFP-132 |
| 文件頁數： | 133/602頁 |
| 文件大小： | 3863K |
| 代理商： | MC68030FE20 |
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On-Chip Cache Memories
6-4
MC68030 USER’S MANUAL
MOTOROLA
An external access is defined as “cachable” for either the instruction or data cache when all
the following conditions apply:
The cache is enabled with the appropriate bit in the CACR set.
The CDIS signal is negated.
The CIIN signal is negated for the access.
The CIOUT signal is negated for the access.
The MMU validates the access.
Because both the data and instruction caches are referenced by logical addresses, they
should be flushed during a task switch or at any time the logical-to-physical address
mapping changes, including when the MMU is first enabled. In addition, if a page descriptor
is currently marked as valid and is later changed to the invalid type (due to a context switch
or a page replacement operation)
entries in the on-chip instruction or data cache
corresponding to the physical page must be first cleared (invalidated)
cache entries are valid for pages with descriptors in memory marked invalid, processor
operation is unpredictable.
. Otherwise, if on-chip
Data read and write accesses to the same address should also have consistent cachability
status to ensure that the data in the cache remains consistent with external memory. For
example, if CIOUT is negated for read accesses within a page and the MMU configuration
is changed so that CIOUT is subsequently asserted for write accesses within the same
page, those write accesses do not update data in the cache, and stale data may result.
Similarly, when the MMU maps multiple logical addresses to the same physical address, all
accesses to those logical addresses should have the same cachability status.
6.1.1 Instruction Cache
The instruction cache is organized with a line size of four long words, as shown in Figure 6-
2. Each of these long words is considered a separate cache entry as each has a separate
valid bit. All four entries in a line have the same tag address. Burst filling all four long words
can be advantageous when the time spent in filling the line is not long relative to the
equivalent bus-cycle time for four nonburst long-word accesses, because of the probability
that the contents of memory adjacent to or close to a referenced operand or instruction is
also required by subsequent accesses. Dynamic RAMs supporting fast access modes
(page, nibble, or static column) are easily employed to support the MC68030 burst mode.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68030 | QUad Integrated Communications Controller Users Manual |
| MC68030FE33 | ENHANCED 32-BIT MICROPROCESSOR |
| MC68040V | 32-Bit Microprocessor(32位微處理器) |
| MC68EC040 | 32-Bit Microprocessors.(32位微處理器) |
| MC68EC040V | 32-Bit Microprocessors.(32位微處理器) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68030FE20C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE25C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68030FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:ENHANCED 32-BIT MICROPROCESSOR |
| MC68030FE33C | 功能描述:微處理器 - MPU 32B ON-CHIP CACHE MMU RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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