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參數(shù)資料
| 型號(hào)： | MC68EN360FE25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數(shù)： | 373/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360FE25V |
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IDMA Channels
MOTOROLA
MC68360 USER’S MANUAL
7-49
Both internal and external request modes can be used to start a transfer when the single
address mode is selected (see Figure 7-15). The ECO bit in the CMR controls whether a
source read or a destination write cycle occurs on the data bus. If the ECO bit is set, the
external handshake signals are used with the source operand, and a single address source
read occurs. If the ECO bit is cleared, the external handshake signals are used with the des-
tination operand, and a single address destination write occurs.
NOTE
Single address mode does not support access to the internal
dual port ram of MC68360. In order to transfer from/to internal
dual port ram, user should use dual address mode.
Figure 7-15. Single Address Mode Timing
Single Address Source Read.
During the single address source read cycle, the device or
memory selected by the address in the SAPR, the source function codes in the FCR, and
the size in the CMR provides the data and control signals on the data bus. This bus cycle
operates like a normal read bus cycle. The destination device is controlled by the IDMA
handshake signals (DREQx, DACKx, and DONEx). The assertion of DACKx provides the
write control to the destination device. For more details about the IDMA handshake signals,
see 7.6.3 Interface Signals.
AS
(OUTPUT)
DSACKx
(I/O)
S0
S2
S4
S0
S2
S4
S0
S2
S4
S0
DREQx
(INPUT)
OTHER CYCLE
NOTE:
1. This example assumes the peripheral is being written. If the peripheral is being read,
R/W would be low during the transfers.
2. This example shows the operation of DREQ in two different modes.
3. This example assumes that SRM = 0 in the CMR. Otherwise, DREQx would not be
recognized by the IDMA until it had been sampled on two consecutive falling edges of
the clock.
CLKO1
IDMA
MEMORY READ
PERIPHERAL WRITE
CYCLE STEAL
REQUEST
ANOTHER
TRANSFER
CYCLE STEAL
REQUEST
DREQx
(INPUT)
DACKx
(OUTPUT)
BURST MODE
REQUEST
STOP
BURST
CONTINUE
BURST
DREQ SAMPLED
LOW
IDMA
MEMORY READ
PERIPHERAL WRITE
R/W
(OUTPUT)
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